カウンタ回路について調べていました。

せっかくトラ技2006年4月号付録のＭＡＸⅡ登載
ＣＰＬＤテストボードを組み立てたので、いろいろ
実験してみたいと思って、特にオシロの入力用回路を
どう作ればいいかに関することを考えています。

特に今、知識が至らなくて困っていたのはカウンタ回路
のこと。
カウンタについて私の頭の中にあるのは、以前使った
汎用ロジックＩＣの７４ＨＣ４０４０みたいな
Ｄ－ＦＦを使う順々に桁上げをしていくような構成の
カウンタ回路。（詳しくは東芝のDATASHEETなどご参照）

以前シバ某さんから教えていただいた、「１ビットずつ
遅延が累積していくので、７４ＨＣ４０４０の最上位
ビットは全ビットの遅延を合計した値になるよ」という
お話がずっと心に引っかかっていて…。

そういう一般的なカウンタ回路の構成だと、桁数が
増えればどうしても遅延時間が累積していってしまう
のでクロック数をあげちゃうと各出力ピンの内容が
揃わず、メチャメチャになってしまいます。
（ドミノ倒しのように、１ビット１ビット順々に
　更新されていく時間が必要になる）


というわけで、まずはどの位のクロック数にすると
どの程度の遅延が生じるのかを確かめるために、適当に
カウンタ回路のＶＨＤＬを組んでみて、シミュレーターで
遅延時間を確かめてみました。

出てきた結果は…ん？１３ｎ秒？？？それっぽっち？
本当？？？信じられん…　これって、１回路分だけ
じゃないの？？？


「うーーーーん、良く解らん」。ということで調査開始！
カウンタ回路に付いて片っ端から調べまくって見ることに。

なかなかしっくり来るような情報が得られない中、
延々と探していて見つかったキーワードが
　　「非同期式カウンター」と「同期式カウンター」

って、なに？

調べてみると、７４ＨＣ４０４０みたいなカウンター
のことを非同期式といって、ビット数が増えると
出力タイミングがバラバラになっちゃうやつ。
それとは別に「同期式カウンター」というのがある
らしいということが判りました。

というわけで、さらに同期式カウンターについて調査を。


良くわかる解説が載っていたのが、信州大学工学部
井澤研究室の「教科書用」として公開されていた
情報でした。↓これ。
http://laputa.cs.shinshu-u.ac.jp/~yizawa/logic2/chap5/index.html
（とても勉強になりました。ありがとうございます！）

ＪＫ－ＦＦ？？？聞いたことあるなぁ。あれだ。
ＥＫ－ＪＡＰＡＮの「よくわかるディジタル回路の基礎の知識」
に載ってたあれだ。Ｄ－ＦＦやＴ－ＦＦは記憶にあるけど、
ＪＫ－ＦＦって、なんだっけ？

…本棚から取り出して、読み直して見ました。じーーーーっくり
読んで、ようやく解りました！なるほどね！

全桁分のＪＫ－ＦＦにクロック信号を引き込んで、
クロックの変化をトリガに一気に全桁を更新する仕組み。
なるほど。こういう動作をするカウンタなのか！！！


そうだよねぇ。順々に桁上げしていかなくたって、
クロックで同期して、全桁一度にカウントアップ
することって、やっぱり出来るんだよね！

なんとなく出来そうな気はしていたんだけど、実際に
回路を（動画で）見せていただくと、頭の中にスッと
入ってきました。感謝、感謝！
なんとなく私の頭の中で想像していたよりもシンプルな
回路構成。ＪＫ－ＦＦを使うところがミソなのねぇ。


そうすると、すべての桁がほぼ同じ時間内（多分数ｎ秒程度）
でカウントアップされるというわけだから、シミュレーター
の実行結果はまさにそういうことか？？？

そういえば、コンパイル結果のリポートを読んでたら、
内部ピンのファンアウトのことが書いてあったなぁ。

グローバルクロック端子（ｇｃｌｋ２）から入力された
信号が、内部で幾つくらいの入力回路に繋がっているのか
という話。ＣＰＬＤの内部回路でも、ファンアウトって
考慮が必要なのねぇ…。

リポートによると、ｇｃｌｋ２のファンアウトは２０。
カウンタのビット数は２０にしておいたから、
それらすべてに引き込まれていると仮定すると、ｇｃｌｋ２
のファンアウトは２０になるはず。

うーん、なるほど。まさにビンゴでした。

とすると、ＶＨＤＬで適当に書いたビット列は、
内部では同期式カウンタとして実現されているわけなのね！
うん。よーーーーーーーく解った！！！　よし。


さて、ここで終らないのが私の凝り性なところ。
同期式カウンターの弱点って、何？って話。

同期式カウンターの弱点は、各ビットに入力される
クロック信号の品質の話だそうです。
どういうことかというと…

文章で書くのは難しいんですが、大雑把に言うと
各ＪＫ－ＦＦに入力されるクロックの立ち上がり
タイミングがマチマチになってしまうと、カウンタ
としての品質が保証されないということ。

場合によっては、途中のビットが突然化けてしまい、
カウンタの値にべらぼうな誤差が生じる恐れも…

クロック信号の品質っていうと、クロック出力回路側の
ファンアウト能力にも因るだろうし、ＪＫ－ＦＦ側の
入力端子の感度にも因るだろうし、なかなかシビアだなぁ。

ディスクリートできちんとした品質の同期式回路を
組むとしたら、かなり苦労しそう…
まぁ、ＣＰＬＤ内部ではよきにはからっている
でしょうから心配の必要はないだろうと思いますが。


いずれにしても、当初の目的である「速いカウンタ」
についてその仕組みと実現方法が解ったので、これでまた
一歩前進と言った感じ。

ちなみに、最も遅い端子で１３ｎ秒程度だったので、
安全を取って２０ｎ秒と考えても、５０ＭＨｚ程度
ならなんとか追従しそうな予感。

まぁ、あまり欲張らずにまずは２０ＭＨｚ程度の実現を
頑張ろう！


それにしても、ＣＰＬＤのタイミングについて、
これまで以上に身近に理解が出来た一件でした。