【００１４】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、例えば、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
【００１５】
本開示では、「ダミートランジスタ」は、回路の論理機能に寄与しないトランジスタのことをいう。また、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。
【００１６】
（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例である。図１のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。スタンダードセルＣは、例えば、ナノシートＦＥＴを備える。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。セル列ＣＲ同士の間には、電源電圧ＶＤＤを供給する電源配線３と、電源電圧ＶＳＳを供給する電源配線４とが、交互に配置されている。電源配線３，４は、埋め込み配線層に形成されている、いわゆる埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。各セル列ＣＲに含まれるセルＣは、その上下に配置された電源配線３，４からＶＤＤ，ＶＳＳが供給される。
【００１７】
複数のセル列ＣＲは、複数の電源タップセル１を含む電源タップセル群２ａ，２ｂ，２ｃが、Ｘ方向において等間隔で配置されている。電源タップセル群２ａ，２ｂ，２ｃはそれぞれ、Ｘ方向において同じ位置にある複数の電源タップセル１を含む。
【００１８】
図２および図３は電源タップセル１のレイアウト構造の例を示す図であり、図２は平面図、図３（ａ），（ｂ）は平面視縦方向における断面図である。図３（ａ）は線Ａ－Ａ’の断面、図３（ｂ）は線Ｂ－Ｂ’の断面である。図２では、電源タップセルのセル枠ＣＬを示している。以降の平面図でも同様である。
【００１９】
図２に示すように、電源タップセル１のＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１は、当該電源タップセル１と同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線３を形成する。電源配線１２は、当該電源タップセル１と同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線４を形成する。
【００２０】
Ｎウェル上のＰ型領域に、Ｐ型のトランジスタＰ１が形成されている。Ｐ型基板上のＮ型領域に、Ｎ型のトランジスタＮ１が形成されている。トランジスタＰ１，Ｎ１は、回路の論理機能に寄与しないダミートランジスタである。
【００２１】
トランジスタＰ１は、チャネル部として、２枚のシートからなるナノシート２１を有する。すなわち、トランジスタＰ１はナノシートＦＥＴである。ナノシート２１のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２２ａ，２２ｂが形成されている。パッド２２ａ，２２ｂは、トランジスタＰ１のソース領域およびドレイン領域となる。
【００２２】
トランジスタＮ１は、チャネル部は、２枚のシートからなるナノシート２６を有する。すなわち、トランジスタＮ１はナノシートＦＥＴである。ナノシート２６のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２７ａ，２７ｂが形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１のソース領域およびドレイン領域となる。
【００２３】
ゲート配線３１はＹ方向に延びており、ゲート絶縁膜（図示せず）を挟んでトランジスタＰ１のナノシート２１を囲んでいるとともに、ゲート絶縁膜（図示せず）を挟んでトランジスタＮ１のナノシート２６を囲んでいる。ゲート配線３１は、トランジスタＰ１，Ｎ１のゲートとなる。ゲート配線３１は他の配線と接続されておらず、フローティング状態である。
