量子デバイス

量子コンピュータが使える「量子計算クラウドサービス」を理研が無償提供開始　国産超伝導量子コンピュータ初号機を公開　大阪大学や富士通、NTTなどと協力、2023年3月27日 13時17分、livedoor News

 

量子ビット、共振器、フィルタ

JP2022172189A 超伝導複合量子計算回路、国立研究開発法人科学技術振興機構

回路基板１は、一例としてシリコン等の誘電体基板である。回路基板１では、シリコン等の誘電体基板の基板表面Ｓ上に超伝導膜により回路素子の配線パターンＣＰ及び接地パターンＧＰが形成される。なお、回路基板１の材質がシリコンである場合、回路基板１は所定の温度よりも低い温度において備えられ当該シリコンは誘電体となる。

配線パターンＣＰには、量子ビット４と、量子ビット４の状態を観測する観測電極８と、超伝導共振器７と、キャパシター９とが含まれる。図１では、量子ビット４の一例として、量子ビット４－１～４－６が示されている。図１では、超伝導共振器７の一例として、超伝導共振器７－１～７－４が示されている。図１では、キャパシター９の一例として、キャパシター９－１～９－４が示されている。

ナノシート

【００１４】
  以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、例えば、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
【００１５】
  本開示では、「ダミートランジスタ」は、回路の論理機能に寄与しないトランジスタのことをいう。また、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。
【００１６】
  （第１実施形態）
  図１は第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例である。図１のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。スタンダードセルＣは、例えば、ナノシートＦＥＴを備える。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。セル列ＣＲ同士の間には、電源電圧ＶＤＤを供給する電源配線３と、電源電圧ＶＳＳを供給する電源配線４とが、交互に配置されている。電源配線３，４は、埋め込み配線層に形成されている、いわゆる埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。各セル列ＣＲに含まれるセルＣは、その上下に配置された電源配線３，４からＶＤＤ，ＶＳＳが供給される。

【００１７】
  複数のセル列ＣＲは、複数の電源タップセル１を含む電源タップセル群２ａ，２ｂ，２ｃが、Ｘ方向において等間隔で配置されている。電源タップセル群２ａ，２ｂ，２ｃはそれぞれ、Ｘ方向において同じ位置にある複数の電源タップセル１を含む。

【００１８】
  図２および図３は電源タップセル１のレイアウト構造の例を示す図であり、図２は平面図、図３（ａ），（ｂ）は平面視縦方向における断面図である。図３（ａ）は線Ａ－Ａ’の断面、図３（ｂ）は線Ｂ－Ｂ’の断面である。図２では、電源タップセルのセル枠ＣＬを示している。以降の平面図でも同様である。

【００１９】
  図２に示すように、電源タップセル１のＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１は、当該電源タップセル１と同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線３を形成する。電源配線１２は、当該電源タップセル１と同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線４を形成する。

【００２０】
  Ｎウェル上のＰ型領域に、Ｐ型のトランジスタＰ１が形成されている。Ｐ型基板上のＮ型領域に、Ｎ型のトランジスタＮ１が形成されている。トランジスタＰ１，Ｎ１は、回路の論理機能に寄与しないダミートランジスタである。

【００２１】
  トランジスタＰ１は、チャネル部として、２枚のシートからなるナノシート２１を有する。すなわち、トランジスタＰ１はナノシートＦＥＴである。ナノシート２１のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２２ａ，２２ｂが形成されている。パッド２２ａ，２２ｂは、トランジスタＰ１のソース領域およびドレイン領域となる。

【００２２】
  トランジスタＮ１は、チャネル部は、２枚のシートからなるナノシート２６を有する。すなわち、トランジスタＮ１はナノシートＦＥＴである。ナノシート２６のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２７ａ，２７ｂが形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１のソース領域およびドレイン領域となる。

【００２３】
  ゲート配線３１はＹ方向に延びており、ゲート絶縁膜（図示せず）を挟んでトランジスタＰ１のナノシート２１を囲んでいるとともに、ゲート絶縁膜（図示せず）を挟んでトランジスタＮ１のナノシート２６を囲んでいる。ゲート配線３１は、トランジスタＰ１，Ｎ１のゲートとなる。ゲート配線３１は他の配線と接続されておらず、フローティング状態である。

ダイオード領域

[0013] （第１実施形態）
本発明の第１実施形態にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴとＦＷＤとが１つの基板に備えられたＲＣ−ＩＧＢＴ構造により構成されている。この半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。具体的には、本実施形態にかかる半導体装置は、以下のように構成されている。

[0014] 図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えている。

[0015] セル領域１は、図１、図２、図３Ａおよび図３Ｂに示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびＦＷＤが形成されたダイオード領域１ｂが交互に形成されている。また、ＩＧＢＴ領域１ａとダイオード領域１ｂの間に境界領域１ｃが形成された構成とされている。

[0016] 具体的には、これらＩＧＢＴ領域１ａとダイオード領域１ｂおよび境界領域１ｃは、図２、図３Ａおよび図３Ｂに示すように、ドリフト層１１として機能するＮ- 型の半導体基板１０に形成されることで１チップで形成されている。ＩＧＢＴ領域１ａとダイオード領域１ｂおよび境界領域１ｃは、半導体基板１０の一面１０ａの一方向、図１で言えば紙面上下方向に沿って延設されている。そして、ＩＧＢＴ領域１ａとダイオード領域１ｂが延設方向と直交する方向に交互に繰り返し形成され、その間に境界領域１ｃが形成されている。

[0017] ドリフト層１１の上、つまり半導体基板１０の一面１０ａ側には、Ｐ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。

[0018] なお、本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向、図２で言えば紙面奥行き方向に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面などによって構成されている。

[0019] ベース層１２は、ＩＧＢＴ領域１ａとダイオード領域１ｂおよび境界領域１ｃとでＰ型不純物濃度が変えられており、ＩＧＢＴ領域１ａでは、ダイオード領域１ｂおよび境界領域１ｃよりもＰ型不純物濃度が高くされている。以下、ＩＧＢＴ領域１ａに形成されたベース層１２を第１ベース層１２ａといい、ダイオード領域１ｂおよび境界領域１ｃに形成されたベース層１２を第２ベース層１２ｂという。

[0020] 第１ベース層１２ａは、チャネル領域として機能しつつ、ボディ領域としても機能する。この第１ベース層１２ａの表層部には、図２および図３Ｂに示すように、部分的に、第１ベース層１２ａよりも深さが浅くされたＮ+ 型のエミッタ領域１４が形成されている。

[0021] エミッタ領域１４は、ドリフト層１１よりも高不純物濃度で構成され、第１ベース層１２ａ内において終端し、かつ、トレンチ１３の側面に接するように形成されている。本実施形態の場合、エミッタ領域１４は、各トレンチ１３の間において、トレンチ１３の長手方向に沿って等間隔に複数個点在させられている。換言すれば、エミッタ領域１４は、半導体基板１０の一面１０ａに対する法線方向から見て、複数のトレンチ１３の長手方向に対して交差するように、より詳しくは直交するように延設されている。そして、複数のトレンチ１３の間に位置する各エミッタ領域１４が、隣り合うトレンチ１３の両方の側面に接した状態となっている。

[0022] なお、複数のトレンチ１３の長手方向に対する垂直方向において、隣り合う各エミッタ領域１４を繋げると直線状となっているが、各トレンチ１３によって分断されているため、各エミッタ領域１４は矩形状となっている。そして、各エミッタ領域１４は、トレンチ１３の長手方向両端よりも内側に配置された状態となっている。

[0023] また、第１ベース層１２ａは、エミッタ領域１４が形成されていない部分において半導体基板１０の一面１０ａ側まで形成されており、この部分が後述する上部電極１９とオーミック接触させられる第１コンタクト領域１５ａとされる。トレンチ１３の長手方向における第１コンタクト領域１５ａの幅は、例えば同方向におけるエミッタ領域１４の幅と等しくされ、これらの面積比が１：１とされている。

[0024] 第１コンタクト領域１５ａは、第１ベース層１２ａの一部によって構成されるが、部分的に表面濃度が高くされた領域であっても良い。本実施形態の場合、第１コンタクト領域１５ａは、半導体基板１０の一面１０ａに対する法線方向から見て、エミッタ領域１４と同様の上面レイアウトとされており、エミッタ領域１４とされていない部分が第１コンタクト領域１５ａとされている。すなわち、第１コンタクト領域１５ａは、複数のトレンチ１３の長手方向に対して交差するように、より詳しくは直交するように延設されており、複数のトレンチ１３の間に位置する各第１コンタクト領域１５ａが隣り合うトレンチ１３の両方の側面に接した状態となっている。

ダイパッド

WO2022080134A1
図１～図１７に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３、複数の第２端子４、複数の第１ワイヤ５１、複数の第２ワイヤ５２、複数の第３ワイヤ５３、複数の第４ワイヤ５４、および封止樹脂６を備える。半導体装置Ａ１は、たとえば電気自動車（またはハイブリッド自動車など）のインバータ装置の配線基板に表面実装される。半導体装置Ａ１のパッケージ形式は、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ａ１のパッケージ形式は、ＳＯＰに限定されない。図２では、理解の便宜上、封止樹脂６を透過している。図２においては、透過した封止樹脂６を想像線（二点鎖線）で示している。

　半導体装置Ａ１においては、第２半導体素子１２は、第１半導体素子１１に要求される電源電圧よりも高い電源電圧を要する。このため、第１半導体素子１１と第２半導体素子１２との間に著しい電位差が生じる。そこで、半導体装置Ａ１においては、第１半導体素子１１を構成要素に含む第１回路と、第２半導体素子１２を構成要素に含む第２回路とが、絶縁素子１３により互いに絶縁されている。半導体装置Ａ１においては、第１回路が相対的に低電圧であり、かつ第２回路が相対的に高電圧である。その上で絶縁素子１３は、第１回路と第２回路との信号の送受信を中継する。たとえば、電気自動車（ハイブリッド自動車の場合も同様）のインバータ装置においては、第１半導体素子１１のグランドに印加させる電圧が５Ｖ程度であることに対し、第２半導体素子１２のグランドに印加される電圧が過渡的に６００Ｖ以上となることがある。

 

ダイパッド：「半導体素子を支持固定」リードフレーム、光技術用語解説、ウシオ電機