WO2019027478
[0096] FIGS. 8A-D is a series of elevation views of several exemplary embodiments of an optical assembly 50 showing various locations with gradient degrees of alteration on the exterior surface 62 of the insertable optical element 14.
【0082】
図8A~Dは、挿入可能な光学素子14の外面62の処理の程度に勾配を有する様々な箇所を示す光学アセンブリ50のいくつかの好ましい実施形態の一組の立面図である。
[0097] The first view (uppermost, FIG. 8A) of the series of views shows an unaltered optical span 100 of the insertable optical element 14 that is without any radial dispersion (i.e., the insertable optical element 14 has not been treated or altered to provide radial emission of light from the body of the insertable optical element 14).【0083】
一組の図の最初の図(最も上の図8A)は、挿入可能光学素子14の径方向分散を伴わない(即ち、挿入可能光学素子14は、挿入可能光学素子14の本体からの光の径方向放射を提供するための処理や変更がなされていない)未処理光学スパン100を示している。
[0098] The second view (next view down, FIG. 8B) of the series of views
【0084】
一組の図の二番目の図(一つ下の図8B)は、
shows an exemplary radial transmission equivalency over a radial emission portion 103 (i.e., radial emission portion 103, as depicted, has a gradient modification such that the emitted EMR has substantially uniform intensity and power over the length of the radial emission portion 103) that provides radially dispersed light from a segment-modified optical span 102.
径方向に分散した光をセグメント修飾光学スパン102から供給する径方向放射部103の好ましい径方向伝搬均等性(即ち、図示された径方向放射部103は、放射されたEMRが径方向放射部103の全長に渡り実質的に均一な強度及びパワーを有するよう、勾配付修飾(gradient modification)を有する)を示す。
WO2019018474
[0034] Referring back to FIG. 3, if the stats device is defined as a DSD 110 (step 318),
【0034】
再び図3を参照すると、統計デバイスがDSD110として規定されるならば(ステップ318)、
DSD analytics agent 122 receives data reported from downstream member devices a tier below (step 320), such as D-MSD 112.
DSD分析エージェント122は、D-MSD112のような一つ下の層のダウンストリーム・メンバ・デバイスから報告されるデータを受信する(ステップ320)。
DSD analytics agent 122 then aggregates reported data from D-MSD devices 112 belonging to the same ACL rule (step 322).
そして、DSD分析エージェント122は、同じACLルールに属するD-MSDデバイス112からの報告データを集約する(ステップ322)。
EP1314198
Note additionally, that if the lines shown in solid outline are printed on the first layer of the semiconductor wafer with the lines shown solid on the second layer,
【0055】
さらに、もし実線の輪郭で示された線群が半導体ウェーハの第1レイヤ上に印刷され、実線で示された線群が第2レイヤ上にあるなら、
then on the third layer another set of lines (shown here in solid outline) are printed over, and covering, the lines of the first layer.
第3レイヤ上に他のセットの線群(ここでは実線の輪郭で示される)が第1レイヤの線群上を覆うように印刷されることもあることに注意されたい。
Then the lines of the second layer are used in conjunction with lines on the third layer.
このとき、第2レイヤの線群は第3レイヤの線群と関連して用いられる。
Thus, each set of lines on a layer of the semiconductor wafer (except for those on the first and last layers)
よって半導体ウェーハのレイヤ上のそれぞれの線群のセット(第1および最後のレイヤ上のそれらを除く)は、
are used in conjunction with the lines on two layers of the semiconductor wafer, the one below and the one above.
半導体ウェーハの2つのレイヤ上、つまり一つ上および一つ下のレイヤ上の線群と関連して用いられる。
This implementation works best if the first layer cannot be detected optically when below the third layer.
この実現例は、もし第1レイヤが第3レイヤの下であって光学的に検出できないなら最もよく機能する。
Alternatively, if there is sufficient space on the semiconductor wafer surface, the grating pairs for each pair of adjacent layers on the wafer
あるいは、もし半導体ウェーハ表面上にじゅうぶんなスペースがあるなら、ウェーハ上の隣接するレイヤのそれぞれのペアのグレーティングペアは、
could be in a different location on the wafer to minimize any"bleed through"interference from a third layer on the measurement for the top two layers of interest.
ウェーハ上の異なる場所に位置させることで、関心のある2つのトップレイヤの測定に対する、第3レイヤからの「染みだし」干渉を最小化することができる。
WO2015175317
[00162] Drive signals generated by processor(s) 1602 are transmitted to the horizontal traces via digital-to-analog converter 1604, de-multiplexer 1606, and busses 1-4 and A-D.
【0162】
プロセッサ1602によって生成される複数の駆動信号は、デジタル/アナログコンバータ1604、デマルチプレクサ1606、並びに、複数のバス1-4およびA-Dにより複数の水平配線へ送信される。
Each horizontal trace is designated by the pair of busses to which it is connected,
各水平配線は、それが接続されている複数のバスのペアによって指定される。
i.e., the top horizontal trace in FIG. 16 is trace 1A, the next trace down is trace 2B, and so on.
すなわち、図16における最上部の水平配線が配線1Aであり、次に一つ下の配線が配線2Bである、等。
WO2015041937
[0023] In operation, a-bit CDAC 314 converts most significant 'a' bits into an analog output value (Vappl), whose initial value is set to a value corresponding to the middle of the input full-scale range.
【0021】
[0023] 動作中、aビットCDAC314は、「a」個の最上位ビットを、アナログ出力値(Vapp1)へと変換し、ここで、その初期値は、入力されたフルスケール範囲の中間に対応する値に設定される。
The first comparator 316 compares the input voltage (Vin) with the converted analog output value (Vappl) of the a-bit CDAC 314.
第1の比較器316は、入力電圧(Vin)を、aビットCDAC314の変換後のアナログ出力値(Vapp1)と比較する。
The first comparator 316 outputs or feeds back the result of the comparison to the a-bit register 312 as the next bit down from the MSB in the conversion sequence.
第1の比較器316は、変換シーケンス中のMSBの一つ下のビットとして、比較の結果をaビットレジスタ312に出力又はフィードバックする。