積層セラミックコンデンサ

WO2017100073
[0002] Electrical component packages
電子部品パッケージは、

exist with an over molded single active device, such as integrated circuits, in the form of

leadless chip carrier (LCCC), plastic leaded chip carrier (PLCC),
リードレスチップキャリア（ＬＣＣＣ）、プラスチックリード付きチップキャリア（ＰＬＣＣ）、

transistor outline such as TO-220, ball grid arrays (BGA),
ＴＯ－２２０等のトランジスタアウトライン、ボールグリッドアレイ（ＢＧＡ），

quad flat package (QFP), single in-line package (SIP), dual in-line packaging (DIP), etc.
クワッドフラットパッケージ（ＱＦＰ），シングルインラインパッケージ（ＳＩＰ），デュアルインラインパッケージ（ＤＩＰ）等の形で、

集積回路のようなオーバーモールドされた単一のアクティブデバイスと共に存在する。

More specifically, capacitor packages exist for multilayered ceramic capacitor (MLCC) components in the form of axial leaded packages with a single MLCC component, and radial leaded packages with a single MLCC component.
より具体的には、コンデンサパッケージは積層セラミックコンデンサ（ＭＬＣＣ）として単一のＭＬＣＣを備えたアキシャルリード付きパッケージ及び単一のＭＬＣＣを備えたラジアルリード付きパッケージの形で存在する。

Axial and radial MLCC component packages have a limited capacitance based on the maximum geometry of a single MLCC with the capability of meeting the form factor requirements of existing package designs.
アキシャル及びラジアルＭＬＣＣパッケージは既存のパッケージデザインのフォームファクタ要件を満たすことのできる単一ＭＬＣＣの最大外形に基づく限界容量を有する。

Other capacitor packages comprising multiple capacitors exist in the form of MLCC component stacks.
多様なコンデンサを含む他のコンデンサパッケージはＭＬＣＣスタックの形状で存在する。

These MLCC stack packages contain multiple MLCC's of the same size and value capacitors with leads attached to the end of the external terminations of the MLCC.
これらＭＬＣＣスタックパッケージはＭＬＣＣの外部終端の端部に付けられたリードを備えた多数の同一サイズ及び容量のコンデンサのＭＬＣＣを含んでいる。

The total capacitance of stacked capacitor packages can only be a multiple of the particular component used for the stack.
コンデンサスタックパッケージの合計の容量はスタックに使われている特定の部品の倍数となる。

WO2017014918

[0015] An embodiment of the invention is
本発明の実施形態は、

a method of forming an electronic component comprising

 

alternately applying layers of:

any dielectric paste, dielectric material or any mixture of precursors disclosed elsewhere herein, and

a metal-containing electrode paste onto a substrate to form a laminar stack;
基材上に、本書のいずれかに開示された、いずれかの誘電体ペースト、誘電体材料又は前駆体のいずれかの混合物の層、及び金属含有電極ペーストの層を交互に塗布（適用）して薄層積層体（laminar stack）を形成する工程と；

 

cutting the laminar stack to a predetermined shape;
薄層積層体を所定の形状に切断する工程と；

 

separating the cut stack from the substrate; and
切断した積層体を基材から分離する工程と；

 

firing the stack to density the metal in the electrode paste and sinter the dielectric paste,
積層体を焼成して、電極ペースト中の金属を緻密化すると共に、誘電体ペーストを焼結する工程と、を含み、

 

wherein the internal electrode layer and the dielectric layer each have a layer thickness.
内部電極層及び誘電体層が、それぞれ、層の厚さを有する、

 

電子部品を形成する方法である。

 

[0029] The configuration of multilayer ceramic capacitors is well known in the art.
積層セラミックコンデンサの構成は、当該技術分野において周知である。

 

With reference to FIG. 1 , an exemplary structure of a multilayer ceramic chip capacitor 1 is shown.
図１には、積層セラミックチップコンデンサ１の例示的な構造が図示されている。

 

External electrodes 4 of the capacitor 1 are disposed on side surfaces of the capacitor chip 1 and in electrical connection with internal electrode layers 3.
コンデンサ１の外部電極４は、コンデンサチップ１の側面に配置され、内部電極層３と電気的に接続されている。

The capacitor chip 1 has a plurality of alternately stacked dielectric layers 2.
コンデンサチップ１は、交互に積層された複数の誘電体層２を有する。

 

The shape of the capacitor chip 1 is not critical although it is often rectangular shaped.
コンデンサチップ１は長方形に成形されることが多いが、その形状は重要ではない。

 

Also, the size is not critical and the chip may have appropriate dimensions in accordance with a particular application, typically in the range of 1 .0 to 5.6 mm x 0.5 to 5.0 mm x 0,5 to 1 .9mm.
また、サイズも重要ではなく、チップは個々の用途に合わせて適切な寸法を有することができ、一般的には１．０～５．６ｍｍ×０．５～５．０ｍｍ×０．５～１．９ｍｍの範囲である。

 

The internal electrode layers 3 are stacked such that at opposite ends they are alternately exposed at opposite side surfaces of the chip 1 .
内部電極層３は、両端において、内部電極層３がチップ１の両側面に交互に露出するように積層される。

 

That is, the internal electrode layers 3 of one group are exposed at one side surface of the chip 1 and the internal electrode layers 3 of another group are exposed at the opposite side surface of the chip 1 .
すなわち、一方のグループの内部電極層３はチップ１の一方の側面に露出され、他方のグループの内部電極層３はチップ１の反対側の側面に露出される。

 

One external electrode 4 is applied to one side surface of the capacitor chip 1 in electrical contact with the internal electrode layers 3 of the one group,
一方の外部電極４はコンデンサチップ１の一方の側面に適用され、一方のグループの内部電極層３と電気的に接続され、

 

and the other external electrode 4 is applied to the opposite side surface of the chip 1 in electrical contact with the internal electrode layers 3 of the other group.
他方の外部電極４はチップ１の反対側の側面に適用され、他方のグループの内部電極層３と電気的に接続される。