分周クロック

WO2013177002
"The phase-locked loop 400 may include a phase-to-digital converter including a CTSD modulator 415. The physical components of the CTSD modulator 415 may be made very compact for a given signal resolution. In some embodiments, high oversampling rates may be used to increase the signal resolution while maintaining compactness of the physical components. The CTSD modulator 415 may include a first charge pump 410, a second charge pump 412, a gain stage 414, and a flip-flop 416. The output of the first charge pump 410 and the second charge pump 412 may be input at a gain stage 414. In some embodiments, the gain may be set by the voltage ratio of the first charge pump 410 to the second charge pump 412. In some embodiments, the CTSD modulator 415 may include a capacitor 413 after the first charge pump 410 for antialiasing. In some embodiments, the capacitor 413 may have a capacitance in the range of 2 picofarads to 10 picofarads. Alternately, the capacitor 413 may have a difference capacitance. The flip-flop 416 may input the output of the gain stage 414 and a clock 420a generated by passing the source signal 404 through a frequency divider 418. In some embodiments, the frequency divider 418 may divide the clock 420a by 4 or by 8. Alternately, the frequency divider 418 may divide the clock 420a by a different amount."

位相同期ループ４００は、ＣＴＳＤ変調器４１５を含む位相デジタル変換器を含むことができる。ある既定の信号分解能では、ＣＴＳＤ変調器４１５の物理的コンポーネントは非常にコンパクトにすることができる。いくつかの実施形態では、物理的なコンポーネントのコンパクトさを維持しながら信号分解能を上げるために、高いオーバーサンプリングレートを使用することができる。ＣＴＳＤ変調器４１５は第１チャージポンプ４１０と、第２チャージポンプ４１２と、利得段４１４と、フリップフロップ４１６とを含むことができる。第１チャージポンプ４１０および第２チャージポンプ４１２の出力は利得段４１４で入力することができる。いくつかの実施形態では、利得は第１チャージポンプ４１０対第２チャージポンプ４１２の電圧比によって設定することができる。いくつかの実施形態では、ＣＴＳＤ変調器４１５は、アンチエイリアシング（antialiasing）のために、第１チャージポンプ４１０の後にコンデンサ４１３を含むことができる。いくつかの実施形態では、コンデンサ４１３は２ピコファラド（picofarad）から１０ピコファラドまでの範囲のキャパシタンスを有することができる。代わりに、コンデンサ４１３はキャパシタンス差を有することができる。フリップフロップ４１６は利得段４１４の出力と、ソース信号４０４を周波数分周器４１８に通過させることによって生成されるクロック４２０ａとを入力することができる。いくつかの実施形態では、周波数分周器４１８はクロック４２０ａを４または８で分周することができる。代わりに、周波数分周器４１８はクロック４２０ａを異なる量で分周することができる。

"Since the Alexander-type phase detector 406 outputs a digital correction signal 408 and the Alexander-type phase detector 406 is using data rate clock frequency and the CTSD modulator 415 is running at a divided clock 420a rate, in essence the CTSD modulator 415 is acting like a decimator. Therefore, 410, 412, 413, 414, and 416 can be grouped together and defined as a decimator. In some embodiments, the phase-locked loop 400 may include two or more cascading CTSD modulators with the cascading CTSD modulator using lower clock frequency. In some embodiments, the second cascaded CTSD modulator may include a slower flip-flop that consumes less power than the previous cascaded CTSD modulator."

アレクサンダ型位相検出器４０６はデジタル補正信号４０８を出力し、アレクサンダ型位相検出器４０６はデータレートクロック周波数を使用しながら、ＣＴＳＤ変調器４１５は分周クロック４２０ａのレートで作動しているため、本質的にＣＴＳＤ変調器４１５はデシメータと同様に作用している。そのため、４１０、４１２、４１３、４１４および４１６はまとめてグループ化して、デシメータと定義することができる。いくつかの実施形態では、位相同期ループ４００はカスケード接続したＣＴＳＤ変調器がより低いクロック周波数を使用する２以上のカスケード接続したＣＴＳＤ変調器を含むことができる。いくつかの実施形態では、第２カスケード接続ＣＴＳＤ変調器は、前のカスケード接続ＣＴＳＤ変調器よりも少ない電力を消費する速度の遅いフリップフロップを含むことができる。

WO2010056921
"[0004] FIG. 1 shows a schematic diagram of a typical phase lock loop (PLL) circuit employing a charge pump. A typical PLL circuit 100 consists of a phase frequency detector (PFD) 104 which detects a phase error, via a phase comparison, between a reference clock signal, denoted as REF CLK, and a divided output clock from a divide-by-N divider 124. The PFD 104 generates and outputs UP and DOWN signals which drive a charge pump 106. The charge pump 106 injects a charge proportional to the detected phase error into a loop filter 116. The loop filter 116 then generates a control voltage Vctrl (or current) that is an input to a voltage (or current) controlled oscillator (VCO) 122. The VCO 122 generates a VCO output signal, denoted as VCO CLK, whose frequency is proportional to the control voltage Vctri. It should be noted that the PFD 104 is clocked by the reference clock signal REF CLK; i.e. the phase comparisons occur at the reference frequency interval."

図１は、チャージポンプに搭載される典型的な位相ロックループ（ＰＬＬ）回路の概念図を示す。典型的なＰＬＬ回路１００は、ＲＥＦ_ＣＬＫと記載されたリファレンスクロック信号とＮ分周の周波数分周器１２４からの分周された出力クロックとの間の位相比較を介して、位相エラーを検知する位相周波数検知器（ＰＦＤ）１０４から成る。ＰＦＤ１０４は、チャージポンプ１０６を駆動するＵＰ、ＤＯＷＮ信号を生成し、出力する。チャージポンプ１０６は、検知した位相エラーに比例する電荷をループフィルタ１１６に供給する。ループフィルタ１１６は、電圧（または電流）制御発振器（ＶＣＯ）１２２への供給とされる制御電圧Ｖｃｔｒｌ（または電流）を生成する。ＶＣＯ１２２はＶＣＯ_ＣＬＫと記載されたＶＣＯ出力信号を生成する。その周波数は、制御電圧Ｖｃｔｒｌに比例する。ＰＤＦ１０４はリファレンスクロック信号ＲＥＦ_ＣＬＫによってクロック（clocked）されているということに留意すべきである。つまり、リファレンス周波数の間隔で位相比較が行われる。