層間絶縁膜

US2018057243
"1. A method for forming a semiconductor device, the method comprising: forming a shallow trench isolation (STI) layer on a substrate;
forming first and second dummy gates on the STI layer;
forming an interlayer dielectric (ILD) layer on the STI layer, the ILD layer corresponding to a gate cut region and separating the first and second dummy gates; forming a first mask on the first and second dummy gates and on the ILD layer, the first mask having a trench corresponding to an isolation cut region and exposing the first and second dummy gates and the ILD layer, the isolation cut region being a region of an isolation cut mask, and the gate cut region intersecting the isolation cut region; forming a second mask on the first mask and on the ILD layer exposed by the trench;
removing the first and second dummy gates;
removing the first and second masks such that the ILD layer remains on the STI layer; and
filling regions left by the removed first and second dummy gates."

【請求項１】
  半導体デバイスを形成するための方法であって、
  基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップと、
  前記ＳＴＩ層上に第１および第２のダミーゲートを形成するステップと、
  前記ＳＴＩ層上に、ゲートカット領域に対応しており前記第１および第２のダミーゲートを分離する層間絶縁膜（ＩＬＤ）層を形成するステップと、
  前記第１および第２のダミーゲート上ならびに前記ＩＬＤ層上に第１のマスクを形成するステップであって、前記第１のマスクが、アイソレーションカット領域に対応しており、且つ前記第１および第２のダミーゲートならびに前記ＩＬＤ層を露出させるトレンチを有しており、前記アイソレーションカット領域がアイソレーションカットマスクの領域であり、前記ゲートカット領域が前記アイソレーションカット領域と交差する、ステップと、
  前記第１のマスク上および前記トレンチによって露出された前記ＩＬＤ層上に第２のマスクを形成するステップと、
  前記第１および第２のダミーゲートを除去するステップと、
  前記ＩＬＤ層が前記ＳＴＩ層上に残るように、前記第１および第２のマスクを除去するステップと、
  前記除去された第１および第２のダミーゲートによって残された領域を充填するステップと
を含む、方法。

WO2014158198
"4. The integrated circuit of claim 1 further comprising an inter-layer dielectric (ILD) disposed within the first and second recesses adjacent to the first and second spacers."

【請求項４】
  前記第１の凹部および第２の凹部内に、前記第１のスペーサおよび第２のスペーサに隣接して配置される層間絶縁膜（ＩＬＤ）をさらに備える、請求項１に記載の集積回路。

WO2015195084
One or more interlayer dielectrics (ILD) are deposited over the MOS transistors. The ILD layers may be formed using dielectric materials known for their applicability in integrated circuit structures, such as low-k dielectric materials. Examples of dielectric materials that may be used include, but are not limited to, silicon dioxide (Si0₂), carbon doped oxide (CDO), silicon nitride, organic polymers such as perfluorocyclobutane or polytetrafluoroethylene, fluorosilicate glass (FSG), and organosilicates such as

silsesquioxane, siloxane, or organosilicate glass. The ILD layers may include pores or air gaps to further reduce their dielectric constant.

[0015] １または複数の層間絶縁膜（ＩＬＤ）がＭＯＳトランジスタの上方に堆積される。当該ＩＬＤレイヤは、低誘電率誘電材料等、集積回路構造でのその適用で知られる誘電材料を使用して形成されてよい。使用され得る誘電材料の例としては限定ではないが、二酸化ケイ素（ＳｉＯ ２ ）、炭素ドープ酸化物（ＣＤＯ）、窒化ケイ素、パーフルオロシクロブタンまたはポリテトラフルオロエチレン、フルオロケイ酸塩ガラス（ＦＳＧ）等の有機ポリマー、およびシルセスキオキサン、シロキサンまたは有機ケイ酸塩ガラス等の有機シリケートが含まれる。ＩＬＤレイヤは、それらの誘電率をさらに下げるために、複数の孔またはエアギャップを含んでよい。

WO2012092038
(Ab)
A method to reduce contact resistance of n-channel transistors by using a III-V semiconductor interlayer in source and drain is generally presented. In this regard, a device is introduced comprising an n-type transistor with a source region and a drain region a first interlayer dielectric layer adjacent the transistor, a trench through the first interlayer dielectric layer to the source region, and a conductive source contact in the trench, the source contact being separated from the source region by a III-V semiconductor interlayer. Other embodiments are also disclosed and claimed.

 ソース内およびドレイン内において、III－Ｖ半導体中間層を使用することによってｎチャネル型トランジスタの接触抵抗を低減する方法が提示される。この点において、ソース領域とドレイン領域とを有するｎ型トランジスタと、前記トランジスタに隣接した第１の層間絶縁膜と、前記第１の層間絶縁膜を経由して前記ソース領域に達する溝部と、前記溝部内にある導電性のソース接触子であって、III－Ｖ半導体中間層によって前記ソース領域から離隔されていることを特徴とする前記ソース接触子とを具備するデバイスが説明される。本明細書と特許請求の範囲においてはその他の実施形態も開示される。