インテル
US10534747
[0017] The memory 104 , which may include a non-volatile memory (e.g., a far memory in a two-level memory scheme),
【００１７】
メモリ１０４は、不揮発性メモリ（例えば、２レベルメモリスキームのファーメモリ）を含んでよいが、
includes a memory media 110 and
メモリ媒体１１０と、
media access circuitry 108 (e.g., a device or circuitry, such as integrated circuitry constructed from complementary metal-oxide-semiconductors (CMOS) or other materials) underneath (e.g., at a lower location) and coupled to the memory media 110 .
メモリ媒体１１０の下部（例えば、より下の位置）にありメモリ媒体１１０に結合されている媒体アクセス回路１０８（例えば、相補型金属酸化膜半導体（ＣＭＯＳ）または他の材料で構成される集積回路などの装置または回路）とを含む。
US11361496
[0328] The units of logic 2472 , 2474 may be electrically coupled with a bridge 2482 that is configured to route electrical signals between the logic 2472 , 2474 .
【０３２４】
ロジック２４７２、２４７４のユニットは、ロジック２４７２と２４７４との間に電気信号を通すように構成されたブリッジ２４８２と電気的に結合されてよい。
The bridge 2482 may be a dense interconnect structure that provides a route for electrical signals.
ブリッジ２４８２は、電気信号のルートを提供する高密度相互接続構造であってよい。
The bridge 2482 may include a bridge substrate composed of glass or a suitable semiconductor material.
ブリッジ２４８２は、ガラス又は好適な半導体材料で構成されたブリッジ基板を含んでよい。
EP3807932
[0082] FIG. 8 is a top view of a wafer 1500 and dies 1502 that may be included in any of the microelectronic assemblies 100 disclosed herein (e.g., as any suitable ones of the dies 114).
【００７０】
図8は、ウェハ1500、および本願に開示の小型電子アセンブリ100に含まれ得るダイ1502の上面図である（例えば、ダイ114の任意の好適な一つ）。
The wafer 1500 may be composed of semiconductor material and may include one or more dies 1502 having 1C structures formed on a surface of the wafer 1500.
ウェハ1500は、半導体材料で構成され、ウェハ1500の表面に形成されたIC構造を含む、1または2以上のダイ1502を有してもよい。
US11217456
[0080] Spacers associated with the gate electrode stacks may be composed of a material suitable to ultimately electrically isolate, or contribute to the isolation of, a permanent gate structure from adjacent conductive contacts, such as self-aligned contacts.
【００７０】
ゲート線またはゲート電極スタックと関連したスペーサは、最終的には、自己整合コンタクトなどの隣接する導電性コンタクトから恒久的なゲート構造を電気的に分離するか、またはこの分離に寄与する好適な材料で構成され得る。
For example, in one embodiment, the spacers are composed of a dielectric material such as, but not limited to, silicon dioxide, silicon oxy-nitride, silicon nitride, or carbon-doped silicon nitride.
例えば、一実施形態において、スペーサは、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素または炭素ドーピング窒化ケイ素などの誘電体材料から構成されるが、これに限定されない。
US2019104610
The microelectronic first substrate 102 conductive routes may be composed of any conductive material, including but not limited to metals, such as copper and aluminum, and alloys thereof.
マイクロエレクトロニクスの第１の基板１０２の導電ルートは、任意の導電性材料で構成されてよく、それらとしては限定ではないが、銅およびアルミニウムおよびこれらの合金等の金属が挙げられる。
US2015187681
[0014] The chip package 102 may include a silicon die (obscured) within an encapsulating dielectric 118 .
【００１０】
チップパッケージ１０２は、封入誘電体１１８内にシリコンダイ（図示せず）を含み得る。
The pads 104 may be formed of copper or other suitable conductive material.
パッド１０４は銅又は他の好適な導電性材料で構成され得る。
