微細化

US2015122662
"1. An electroplating composition comprising: a source of tin ions; an acid electrolyte; 0.0001 to 0.075 g/L of a grain refiner of formula (1) or (2)
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wherein each R<1 >is independently (C1-6)alkyl, (C1-6)alkoxy, hydroxy, or halo; R<2 >and R<3 >are independently chosen from H and (C1-6)alkyl; R<4 >is H, OH, (C1-6)alkyl or O(C1-6)alkyl; m is an integer from 0 to 2; each R<5 >is independently (C1-6)alkyl; each R<6 >is independently chosen from H, OH, (C1-6)alkyl, or O(C1-6)alkyl; n is 1 or 2; and p is 0, 1 or 2;
a nonionic surfactant of formula (3) or (4):
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wherein A and B represent different alkyleneoxide moieties, and x and y represent the number of repeat units of each alkyleneoxide, respectively; and water."

スズイオン源、酸電解質、０．０００１〜０．０７５ｇ／Ｌの下記式（１）または（２）
【化１】

【化２】

（式中、各Ｒ１は独立して（Ｃ１−６）アルキル、（Ｃ１−６）アルコキシ、ヒドロキシもしくはハロであり、Ｒ２およびＲ３は独立してＨおよび（Ｃ１−６）アルキルから選択され、Ｒ４はＨ、ＯＨ、（Ｃ１−６）アルキルもしくはＯ（Ｃ１−６）アルキルであり、ｍは０〜２の整数であり、各Ｒ５は独立して（Ｃ１−６）アルキルであり、各Ｒ６は独立してＨ、ＯＨ、（Ｃ１−６）アルキルもしくはＯ（Ｃ１−６）アルキルから選択され、ｎは１もしくは２であり、並びにｐは０、１もしくは２である）
の結晶粒微細化剤、下記式（３）または（４）
【化３】

【化４】

（式中、ＡおよびＢは異なるアルキレンオキシド部分を表し、並びにｘおよびｙはそれぞれ、各アルキレンオキシドの繰り返し単位の数をあらわす）
の非イオン性界面活性剤、および水を含む電気めっき組成物。

US2008171444
"[0001] Integrated circuits are typically formed from a wafer over which are formed patterned microelectronics layers. In the processing of the substrate, plasma is often employed to deposit films on the substrate or to etch intended portions of the films. Shrinking feature sizes and implementation of new materials in next generation microelectronics layers have put new demands on plasma processing equipment. The smaller features, larger substrate size and new processing techniques create additional demands on control of the plasma parameters, such as plasma density and uniformity across the substrate, to achieve desired yields. "

集積回路は、一般に、パターニングされた微細エレクトロニクス層がその上に形成されたウエハーから形成される。基板の処理において、プラズマは、基板上に膜を堆積するために、または、膜の意図された部分を削るために利用される。次世代の微細エレクトロニクス層におけるフィーチャ（ｆｅａｔｕｒｅ）サイズの縮小や新しい材料の実施はプラズマ処理装備に対して新しい要求をしてきた。フィーチャの微細化、基板サイズの大型化、そして、新しい処理技術は望ましい成果を得るために、プラズマの密度や基板面にわたる均一性など、プラズマのパラメータの制御に対するさらなる要求を生み出す。

US2018281149
"[0004] The dishing problem has become more prominent in recent years as semiconductor wafers and devices are becoming increasingly complex, with finer features and more metallization layers. This trend requires improved performance from polishing consumables (pads and slurries) to maintain planarity and limit polishing defects. Defects in such wafers and devices can create electrical breaks or shorts in the conducting lines that would render the semiconductor device inoperative. It is generally known that one approach to reduce polishing defects, such as micro-scratches or chatter marks, is to use a softer polishing pad. Further, CMP polishing of soft metal layers may necessitate the use of softer CMP polishing pads. However, while CMP polishing with a soft pad can improve defectivity in substrates polished using such pads, such soft pads can increase dishing in metallized semiconductor wafer surfaces due to the flexible nature of the soft pad. "

前記ディッシングの問題は、半導体ウェーハーと装置が、形体の更なる微細化とメタライゼーション層がより多くなるに伴い、益々複雑になってきたために、近年より顕著になってきた。この傾向は、平坦さを維持し研磨不良を制限するために研磨消耗品（パッド及びスラリー）の改善された性能を要求する。このようなウェーハー及び装置の欠陥は、半導体装置を制御不能にするであろう導線の電気的断線又は短絡を生じさせるおそれがある。マイクロスクラッチ又はチャターマークのような研磨の欠陥を減らすための一つの手法が、より柔軟な研磨パッドを使用することであることは一般に知られている。さらに軟質の金属層の研磨はより軟質のＣＭＰ研磨パッドを使用することを必要とする。しかしながら、軟質のパッドを用いた研磨が、そのようなパッドを使用して研磨した基材の不良率を改善する一方で、そのような軟質パッドはその柔軟な性質のために、メタライズされた半導体ウェーハー表面のディッシングを増加させ得る。

WO2014113120
"[0091] As noted above, while feed forward control may be utilized to establish such a flow, feedback control may be utilized to refine the flow of the fuel 70 to account for measurement imperfections, or drifts or other variations in the respective flows of the fuel 70 and/or oxidant 68. Accordingly, the present embodiments also provide an embodiment of a combined control algorithm 360, illustrated as a diagram in FIG. 7, in which feed forward control is combined with feedback control (though either or both may be used)."

上述のように、フィードフォワード制御を利用して、このような流れを確立することができるが、フィードバック制御を利用して燃料７０の流れを微細化し、燃料７０及び／又は酸化剤６８のそれぞれの流れの測定欠陥、又はドリフト又は他の変動を考慮に入れることができる。従って、本発明の実施形態はまた、図７の概略図に示すように、複合制御アルゴリズム３６０の１つの実施形態を提供し、ここではフィードフォワード制御がフィードバック制御と組み合わされている（但し、何れか又は両方を用いることができる。

WO2004038787
"BACKGROUND
In the semiconductor industry, there is a continuing trend toward higher device densities. To achieve these high densities, there has been and continues to be efforts toward scaling down device dimensions (e.g., at submicron levels) on semiconductor wafers. In order to accomplish such high device packing density, smaller and smaller feature and structure sizes are required in integrated circuits (ICs) fabricated on small rectangular portions of the wafer, commonly known as dies. This may include the width and spacing of interconnecting lines, spacing and diameter of contact holes, the surface geometry such as corners and edges of various structures as well as the surface geometry of other features. To scale down device dimensions, more precise control of fabrication processes are required. The dimensions of and between circuit structures can be referred to as critical dimensions (CDs). Reducing CDs, and reproducing more accurate CDs facilitates achieving higher device densities through scaled down circuit structures and increased packing densities."

半導体産業においては、デバイスの集積度の向上が常に追求されている。このような高集積度を達成するために、半導体デバイスの寸法の（例えばサブミクロンレベルでの）微細化に向けた努力が払われておりこれが続いている。このような高いデバイス実装密度を達成するためには、一般にダイと呼ばれる小さな矩形の部分に形成された集積回路（ＩＣ）において、フィーチャー（feature）および構造を微細化しなければならない。これには、相互接続配線の幅および間隔、コンタクトホールの間隔および径、各種構造のコーナーやエッジなどの表面形態（geometry）のほか、それ以外のフィーチャーの表面形態が含まれる。デバイスの微細化には、製造プロセスのより正確な制御が要求される。回路構造の寸法および回路構造間の寸法は限界寸法（ＣＤ：critical dimension）と呼ばれることがある。ＣＤを低減して、ＣＤをより正確に再現できれば、回路構造の微細化と実装密度の向上により、デバイスの高集積化を実現できる。

WO2018013700
"[0025] In various aspects, the Al alloys described herein can provide faster processing parameters than conventional 7xxx series Al alloys, while maintaining properties such as color, hardness, and/or strength. In some aspects, having a high extrusion productivity and low-quench sensitivity can allow for reduction in Zr grain refinement, reducing or eliminating the need for a subsequent heat treatment."

 様々な態様では、本明細書に記載のＡｌ合金は、色、硬度、及び／又は強度などの特性を維持しながら、従来の７ｘｘｘシリーズのＡｌ合金よりも速い処理パラメータを提供することができる。いくつかの態様では、高い押し出し生産性及び低クエンチ感度を有することにより、Ｚｒ粒子の微細化を低減し、その後の熱処理の必要性を低減又は排除することを可能にすることができる。

WO100177249
"The method continues with depositing 903 a blanket of source/drain metal (e.g., nickel, titanium, nickel titanium, or any suitable contact metal, or a refractory metal) on the mesa, for forming the drain and source contacts. The depositing is done in a blanket fashion, in that the metal layer is a single continuous sheet, as opposed to a discrete and separate metal layer for each contact. The method may further include patterning the metallization and etching to further refine the metallization layer. "

当該方法は、続いて903において、ドレイン及びソースコンタクトを形成するため、メサ上の一面を覆うようにソース/ドレイン金属（たとえばニッケル、チタン、ニッケルチタン、任意の適切なコンタクト金属、又は難溶性金属）を堆積する工程を行う。前記堆積する工程は、各コンタクトが別個の独立した金属層であるのとは対照的に、金属層が、メサ上の一面を覆う1つの連続したシートとなるように行われる。当該方法はさらに、メタライゼーション層をパターニングする工程及び前記メタライゼーション層をさらに微細化するようにエッチングする工程を有してよい。

WO2005034212
"[0002] As silicon technology continues to scale from one generation to the next, the impact of intrinsic threshold voltage (Vt) variations in minimum geometry size bulk planar transistors reduces the CMOS SRAM cell static noise margin (SNM). This reduction in SNM caused by increasingly smaller transistor geometries is undesirable. SNM is further reduced when Vcc is scaled to a lower voltage."

シリコン技術のスケーリングがある世代から次の世代へと続くにつれて、最小形状サイズのバルクプレーナ（平面型）トランジスタにおける本質的な閾電圧（Vt）ばらつきの影響により、CMOSスタティックRAM（CMOS  SRAM）セルの静的ノイズマージン（static  noise  margin；ＳＮＭ）が低下している。ますます微細化されるトランジスタ形状によって引き起こされるこのＳＮＭの低下は望ましいものではない。Vccがさらに低い電圧にスケーリングされると、ＳＮＭはさらに低下することになる。

WO2015094219
"[0008] Further, as scaling progresses and devices get smaller, the space available for a trench or well shrinks. However, the buffer cannot be easily scaled. Therefore, a buffer may need to be coupled with an ART structure. Although ART can reduce the necessary transition layer/buffer thickness, the ART structure itself needs very high aspect ratio patterning. And as scaling progresses, the fabrication of the very high aspect ratio structure becomes more difficult as the space available for the structure (e.g., trench) is limited with smaller devices."

さらに、スケーリングが進んでデバイスがより微細になるにつれ、トレンチ又はウェルに利用可能な場所は縮小する。しかしながら、バッファは容易にスケーリングされることはない。従って、バッファはＡＲＴ構造に結合される必要があり得る。ＡＲＴは、必要な遷移層／バッファの厚さを低減し得るが、ＡＲＴ構造自体は非常に高いアスペクト比のパターニングを必要とする。また、スケーリングが進むにつれ、非常に高いアスペクト比の構造の製造は、その構造（例えば、トレンチ）に利用可能な場所がデバイスの微細化とともに限られるので、より難しくなる。

WO2007124362
"Current mirrors are often used in analog circuits to generate an output current proportional to an input current. The proportionality constant of the output and input current in current mirrors is commonly known as mirroring ratio. Generally, a simplest current mirror circuit can be realized only through employing two MOS (Metal Oxide Semiconductor) transistors. As CMOS (Complementary MOS) technology progresses into ultra deep submicron (UDSM) era, the MOS transistor dimensions are getting aggressively scaled down. In the present day, 90/65nm, CMOS technology, due to the very thin gate oxide thickness, the MOS input impedance is no longer only capacitive. The gate impedance now has a dominant resistive component, which can be attributed to gate leakage. "

カレントミラー回路は、入力電流に比例する出力電流を生成するためにアナログ回路で使用されることが多い。カレントミラーでの出力および入力電流の比例定数は、ミラーリング率として普通知られている。一般に、最も簡単なカレントミラー回路は、２つのＭＯＳ（金属酸化物半導体）トランジスタを採用することで実現できる。ＣＭＯＳ（相補型ＭＯＳ）技術は、ウルトラディープサブミクロン（ＵＤＳＭ）の時代へと進むにつれ、ＭＯＳトランジスタの寸法は大幅に微細化されている。現在の９０／６５ｎｍのＣＭＯＳ技術では、ゲート酸化膜は、超薄膜化し、ＭＯＳ入力インピーダンスはもはや単に容量性というものではない。ゲートインピーダンスは、抵抗成分が支配的で、その結果、ゲートリークを引き起こすことがある。