生じる寄生容量

EP2710733
"1. A charge-sensitive amplifier for use in amplifying signals from a particle detector, the charge-sensitive amplifier comprising:-
a field effect transistor having a gate, source and drain, the gate being connectable, using a wire bond and gate bond pad (102), to the particle detector, for the receipt of said signals;
an amplifier having an input connected to the drain or source of the field effect transistor and a low impedance output connected through a feedback capacitor to the gate of the field effect transistor, characterised in that a plate of the feedback capacitor that is connected to the low impedance amplifier output is positioned to electromagnetically shield the gate bond pad (102) from a substrate (108) underneath the gate bond pad (102) such that parasitic capacitance attributable to the gate bond pad (102) is effectively removed or made substantially less than a total capacitance at the gate."

「ゲート、ソースおよびドレインを有し、前記ゲートは、粒子検出器からの信号を受信するためにワイヤボンド及びゲートボンドパッド（１０２）を使用して、前記粒子検出器に接続可能となっている電界効果トランジスタと、

  前記電界効果トランジスタの前記ドレインまたはソースに接続された入力端、およびフィードバックコンデンサを介し、前記電界効果トランジスタの前記ゲートに接続された出力端、を有する増幅器と、を備えた、粒子検出器からの信号の増幅に使用するための電荷検出増幅器であって、

  前記増幅器の出力端に接続されている前記フィードバックコンデンサのプレートは、前記ゲートボンドパッドに生じる寄生容量を有効に除去し又は前記ゲートで生じる全容量よりも実質的に小さくするように、前記ゲートボンドパッドを基板から電磁シールドする、ことを特徴とする電荷検出増幅器。」

US8548580
"The current measurement system may also have buffers placed in the connectors between the electrodes 13, 14 and the leads L. In one example, current can also be driven or sourced through the subject S symmetrically, which again greatly reduced the parasitic capacitances by halving the common-mode current. Another particular advantage of using a symmetrical system is that the micro-electronics built into the connectors for each electrode 13, 14 also removes parasitic capacitances that arise when the subject S, and hence the leads L move. "

「[0087] 電流測定システムは、電極１３、１４とリードＬの間のコネクタ内に配置したバッファを有することもできる。一例では、電流は対象Ｓを介して対称的に駆動または供給され、それはさらに共通モード電流を半分にすることによって寄生容量を著しく低減する。対称的なシステムを用いる別の特定の利点は、各電極１３、１４用のコネクタに内蔵される微小電子回路も、対象Ｓ、従ってリードＬが移動する際に生じる寄生容量を低減することである。 」

US7176528
"As shown in FIG. 1A, the second substrate has a thickness D2, which is preferably in the range of 0.1 mm to 10 mm and most preferably in the range of 0.5 mm to 1 mm. For some applications of SOI structures, insulating layers having a thickness greater than or equal to 1 micron are desirable, e.g., to avoid parasitic capacitive effects which arise when standard SOI structures having a silicon/silicon dioxide/silicon configuration are operated at high frequencies. In the past, such thicknesses have been difficult to achieve. In accordance with the present invention, an SOI structure having an insulating layer thicker than 1 micron is readily achieved by simply using a second substrate whose thickness is greater than or equal to 1 micron. A preferred lower limit on the thickness of the second substrate is thus 1 micron. "

「[0095] 図１Ａに示されるように、第２の基板は、好ましくは０.１ｍｍから１０ｍｍの範囲、最も好ましくは０.５ｍｍから１ｍｍの範囲にある、厚さＤ２を有する。ＳＯＩ構造の用途によっては、例えば、シリコン／二酸化シリコン／シリコン構成を有する標準的なＳＯＩ構造が高周波で動作するときに生じる寄生容量効果を避けるため、１μｍ以上の厚さを有する絶縁層が望ましい。これまではそのような厚さを達成することは困難であった。本発明にしたがえば、厚さが１μｍ以上の第２の基板を単に用いることにより、１μｍより厚い絶縁層を有するＳＯＩ構造が容易に達成される。従って、第２の基板の厚さの好ましい下限は１μｍである。 」

US6396362
"With particular reference to FIGS. 6 and 6A it is noted that such a multi-level structure is provided for a primary circuit for a BALUN transformer. At the same time, a secondary circuit is disposed in only a single plane. In the particular case illustrated in FIG. 6, the secondary BALUN transformer circuit is disposed in the upper level or layer. Also, of particular note in the present invention is that the primary parasitic capacitance that normally exists between layers in a multi-layer circuit now couples only the upper and lower primary circuits. The parasitic capacitance introduced between the primary and secondary circuit is minimized as a result of having provided a multi-layer structure. Thus, in the present invention the parasitic capacitance between layers is across the primary only and not between the primary and secondary. This between a layer parasitic capacitance is not critical and does not degrade common mode rejection from the primary to secondary circuits. This point is also particularly illustrated in the lumped circuit equivalent of FIG. 6 which is shown in FIG. 7. "

「特に図９（ａ）を参照すると、このようなマルチレベル構造は、バラン変成器の１次回路に与えられることに注意すべきである。なお、図９（ｂ）は、図９（ａ）の平面６Ａ－６Ａ－６Ａ－６Ａについての断面図である。同時に、２次回路は、単一平面のみに設けられる。図９（ａ）に示した特定のケースでは、２次バラン変成器回路は、上部レベルすなわち上層に設けられる。また、本発明においては特に注意することは、多層回路の層間に通常存在する１次寄生容量が、上部および下部の１次回路のみに結合することである。多層構造を与えた結果、１次および２次回路間に生じる寄生容量は最小になる。このように、本発明では、層間の寄生容量は、１次および２次回路間ではなく、１次回路のみにわたる。この層間の寄生容量は、重要ではなく、１次回路から２次回路までのコモンモード・リジェクションを低下することはない。また、この点は、特に、図１０に示す図９（ａ）の等価集中回路に示される。」