主面

US2019385880
[0024] However, during processing, a plane of a major surface 170 of the height-adjustable edge ring 106 should be parallel, or substantially parallel, to a plane of a major surface of the substrate 105 and/or a plane of the chucking surface 165 of the substrate support assembly 104.
しかしながら、処理中、高さ調整可能なエッジリング１０６の主面１７０の平面は、基板１０５の主面の平面及び／又は基板支持アセンブリ１０４のチャッキング面１６５の平面と平行又は実質的に平行であるべきである。

The plane of the major surface 170 of the height-adjustable edge ring 106 is perpendicular to a central axis of the edge ring 106.
高さ調整可能なエッジリング１０６の主面１７０の平面は、エッジリング１０６の中心軸に対して垂直である。

In some processes, the height-adjustable edge ring 106 may be substantially coplanar with the major surface of the substrate 105.
いくつかの処理では、高さ調整可能なエッジリング１０６は、基板１０５の主面と実質的に同一平面上にあり得る。

If the major surface 170 of the height-adjustable edge ring 106 is not substantially parallel to the chucking surface 165 of the substrate support assembly 104, the plasma 116 may not be uniform.
高さ調整可能なエッジリング１０６の主面１７０が基板支持アセンブリ１０４のチャッキング面１６５と実質的に平行でない場合、プラズマ１１６は均一でない可能性がある。

US9786660
[0075] The transistor 100 further includes a plurality of gate jumpers 172 that extend along the y-direction in parallel with the gate fingers 116.
トランジスタ１００は、ゲート・フィンガ１１６と並列にｙ方向に沿って延在する複数のゲート・ジャンパ１７２をさらに備える。

The gate jumpers 172 may be formed over the source contacts 162,
ゲート・ジャンパ１７２を、ソース接点１６２を覆って形成することができ、

and may be insulated from the source contacts 162 by, for example, a dielectric layer and/or an air gap.
たとえば、誘電体層及び／又は空隙によってソース接点１６２から絶縁することができる。

Accordingly, each gate jumper 172 may "vertically overlap" a respective one of the source contacts 162,
従って、各ゲート・ジャンパ１７２は、ソース接点１６２のそれぞれに「垂直に並行する」ことができ、

meaning that an axis that is perpendicular to a major surface of the substrate extends through each gate jumper 172 and at least one of the source contacts 162.
これは、基板の主面と直角をなす軸が、各ゲート・ジャンパ１７２、及びソース接点１６２の少なくとも１つを通って延出することを意味する。

WO2017209811
[0038] A three dimensional memory array is arranged so that memory cells occupy multiple planes or multiple memory device levels,
三次元アレイが、複数のメモリセルが複数の平面または複数のメモリ装置レベル内に配置されていることにより、

thereby forming a structure in three dimensions (i.e., in the x, y and z directions, where the z direction is substantially perpendicular and the x and y directions are substantially parallel to the major surface of the substrate).
三次元構造（即ち、基板の主面に対してｚ方向が実質的に直交し、ｘおよびｙ方向が実質的に平行であるｘ、ｙおよびｚ方向の構造）を形成するように設けられている。

WO2017039713
Optical stack（＊laminateとも言えそう）includes reflective polarizer 2627 disposed on a major surface of second lens 2622 opposite first lens 2612
光学積層体は、第１のレンズ２６１２の反対側で第２のレンズ２６２２の主表面上に配設された、反射偏光子２６２７を含み、

and includes a partial reflector 2617 disposed on a major surface of the first lens 2612 opposite the second lens 2622.
第２のレンズ２６２２の反対側で第１のレンズ２６１２の主面上に配設された、部分反射体２６１７を含む。

The partial reflector 2617, the quarter wave retarder 2625, and the reflective polarizer 2627 may correspond to any of the partial reflectors, the quarter wave retarders and the reflective polarizers, respectively described elsewhere herein.
部分反射体２６１７、四分の一波長位相子２６２５、及び反射偏光子２６２７は、それぞれ、本明細書の他の箇所で説明される、部分反射体、四分の一波長位相子、及び反射偏光子のうちのいずれかに相当し得る。

US10297393
 In this embodiment, the capacitor elements are aligned so that their major surfaces are in a horizontal configuration.
この実施形態では、キャパシタ要素はそれらの主面が水平構成になるように位置合わせされる。

That is, a major surface of the capacitor element 20a defined by its width (−x direction) and length (−y direction) is positioned adjacent to a corresponding major surface of the capacitor element 20b.
即ち、その幅（－ｘ方向）および長さ（－ｙ方向）により画定されたキャパシタ要素の主面２０ａは、キャパシタ要素２０ｂの対応する主面に隣接して位置決めされる。

Thus, the major surfaces are generally coplanar. 
したがって主面は、一般に同一平面である。

US2020273844
[0021] The semiconductor wafer 100 may be cut from the ingot and polished on both the first major surface (active surface) 104, and second major surface (inactive surface, not shown) opposite surface 104, to provide smooth surfaces.
半導体ウェハ１００は、インゴットから切断され、第１主面（活性表面）１０４及び表面１０４の反対側の第２主面（不活性表面、図示せず）の両方で研磨されて、平滑な表面を提供することができる。

The first major surface 104 may undergo various processing steps to divide the wafer 100 into the respective semiconductor dies 102, and to form integrated circuits of the respective semiconductor dies 102 on and/or in the first major surface 104.
第１の主面１０４は、様々な加工工程を経て、ウェハ１００をそれぞれの半導体ダイ１０２に分割し、それぞれの半導体ダイ１０２の集積回路を第１の主面１０４の上及び／又は中に形成することができる。

These various processing steps may include metallization steps depositing metal contacts including die bond pads 106 exposed on the first major surface 104.
これらの様々な加工工程は、第１主面１０４上に露出されたダイボンドパッド１０６を含む金属接点を堆積させる工程を含んでもよい。

The metallization steps may further include depositing metal interconnect layers and vias within the wafer.
金属化工程は、金属相互接続層及びビアをウェハ内に堆積させる工程を更に含んでもよい。

These metal interconnect layers and vias may be provided for transferring signals to and from the integrated circuits, and to provide structural support to the integrated circuits as is known.
これらの金属相互接続層及び金属ビアは、既知のとおり、集積回路へ及び集積回路から信号を伝達するため、並びに集積回路に構造的支持を提供するために提供され得る。