電子走行層

WO2013014547(IBM [US])
Turning to WO2010/010944A1 , this document
【０００６】
  特許文献５を参照すると、この文書は、

discloses a complementary logical gate device represented by a silicon CMOS logical circuit among semiconductor integrated logical circuits,

which is concerned with solving the problem of the speedperformance limit of an ultra-large scale integration and an ultra low-power consumption type logical circuit.
超大規模集積回路（ultra-large scale integration）及び超低電力消費型論理回路の速度性能限界の問題の解決

に関係する、半導体集積論理回路の中のシリコンＣＭＯＳ論理回路により表わされる相補型論理ゲート・デバイスを開示する。

The complementary logical gate disclosed in this document
この文書に開示される相補型論理ゲートは、

includes an electron running layer formed from graphene without using an n-channel or a p-channel FET,
ｎチャネルＦＥＴ又はｐチャネルＦＥＴを用いずにグラフェンから形成された電子走行層を含み、

has the ambipolar characteristic and uses only two FETs having different threshold values, i.e. a first FET and a second FET.
両極性特性を有し、かつ、異なる閾値を有する２つのＦＥＴのみを、すなわち第１のＦＥＴ及び第２のＦＥＴを用いる。

US11257938(ROHM CO LTD [JP])
[0055] The group-III nitride semiconductor layered structure 2 includes an electron traveling layer 24 serving as an example of a first semiconductor layer of the present invention
【００４７】
  III族窒化物半導体積層構造２は、本発明の第１半導体層の一例としての電子走行層２４と、

and an electron supply layer 25 serving as an example of a second semiconductor layer of the present invention on the electron traveling layer 24 .電子走行層２４上の本発明の第２半導体層の一例としての電子供給層２５とを含む。