接地電位にする

US10303253
"FIGS. 2A and 2B further illustrate a first side 116 of the actuation layer 106 (e.g., a rear side) being disposed on and electrically connected to the first electrode layer 104. Thus, the first side 116 of the actuation layer 106 may have the same electrical potential as the conductive material of the first electrode layer 104. In an embodiment, the first electrode layer 104 may be a ground electrode that is electrically connected to a ground potential, as depicted in FIGS. 2A and 2B. In such an embodiment, the entire first side 116 of the actuation layer, or at least a portion of the first side 116 in contact with the first electrode layer 104, may also be at the ground potential."

  図２Ａ及び図２Ｂは、作動層１０６の第１の側１１６（例えば、後側）が第１の電極層１０４上に配置されかつ電気的に接続されていることを更に示している。したがって、作動層１０６の第１の側１１６は、第１の電極層１０４の導電材料と同じ電位を有することができる。一実施形態では、第１の電極層１０４は、図２Ａ及び図２Ｂに示すように、接地電位に電気的に接続された接地電極とすることができる。そのような実施形態では、作動層の第１の側１１６全体又は第１の側１１６の、少なくとも第１の電極層１０４と接触している部分も接地電位にすることができる。

WO2017044886
"[0040] In one implementation, an arm segment includes an aesthetic cover arranged over a rigid beam connected on each end to an actuatable axis; and the aesthetic cover includes a ground plane electrode 160 arranged across (e.g., printed, deposited, or applied to) the interior surface of the aesthetic cover and one or more sense, ground, and/or control electrodes arranged across the exterior surface of the aesthetic cover. In this implementation, the controller 123 can drive the ground electrode to a reference electric ground potential, such as an alternating reference electric ground potential. Furthermore, in this implementation, a housing arranged over the base 110, the end effector 140, and other elements within the robotic arm 102 can include a ground plane electrode 160 under or adjacent sense, ground, or control electrodes; and one or more controllers within the system 100 can drive each ground plane electrode 160 to a common reference electric ground potential. "

一実装例では、アームセグメントは、各端部の上で作動軸に接続した硬質ビーム上に配置した美的カバーを具えており；この美的カバーは、美的カバーの内側表面に配置した（例えば、印刷、蒸着、又は貼付けた）接地平面電極１６０と、美的カバーの外側表面に配置した一またはそれ以上の検知、接地、及び／又は制御電極を具える。この実装例では、コントローラ１２３は接地電極を、交流基準接地電位などの基準接地電位にすることができる。さらに、この実装例では、ベース１１０上に配置したハウジング、エンドエフェクタ１４０、及びロボットアーム１０２内のその他の構成要素が、隣接する検知、設置、あるいは制御電極の下に接地平面電極１６０を具えており；システム１００内の一またはそれ以上のコントローラが各接地平面電極１６０を駆動して、共通の基準接地電位にすることができる。

WO2017015641
"[0061] With reference again to the forced-resonant switching sequence described in the previous example, a PWM input next indicates a change from S2 1 10 on (S1 108 off) to S1 108 on (S2 1 10 off), is desired. Where L1 130 is employed, via S5 136, to pull V(Vbridge) to ground, the previously described technique may be used for soft switching. For example, RSC 66 recognizes that S1 108 is to be turned on due to a PWM state change. Then, S5 136 is turned on for an amount of time based on the previous S1 108 turn-on transition, as modified by a previously detected timing error. The timing error is detected as follows."

前述した例で説明した強制共振スイッチング列を再び参照するに、次いでＰＷＭ入力はスイッチＳ２（１１０）のオン状態（スイッチＳ１（１０８）のオフ状態）からスイッチＳ１（１０８）のオン状態（スイッチＳ２（１１０）のオフ状態）への変化が望ましいことを示している。インダクタＬ１（１３０）を用い、スイッチＳ５（１３６）を介してＶ（Ｖブリッジ）を接地電位にする場合には、前述した技術をソフトスイッチングに対して用いることができる。例えば、ＲＳＣ６６は、ＰＷＭの状態変化によりスイッチＳ１（１０８）をターンオンさせる必要があることを認識する。次いで、スイッチＳ５（１３６）は、前のスイッチＳ１（１０８）のターンオン遷移に基づくある量の時間の間、前に検出されたタイミングエラーだけ修正されてターンオンされる。このタイミングエラーは以下のようにして検出される。

WO2013115945
"To extract positive ions, the plasma chamber 101 is maintained at a positive electric potential by an extraction power supply 121 while the processing chamber 104 may be at ground potential. A high voltage bushing 122 ensures electrical insulation between the plasma chamber 101 and processing chamber 104."

正イオンを抽出するために、抽出電源１２１によってプラズマチャンバを正電位に維持し、その間に処理チャンバ１０４は接地電位にすることができる。高電圧ブッシング１２２が、プラズマチャンバ１０１と処理チャンバ１０４との間の電気絶縁を保証する。

EP0979000
"[0015] In block 610 of FIGURE 4, scan derived pulses Hrt are rectified by diode D1 and charge capacitor C1 positively via a resistor R2 towards the positive supply. The junction of resistor R2 and capacitor C1 are joined to the base of a PNP transistor Q1 with the result that the positive charge developed across capacitor C1 turns the transistor off when deflection related pulses are present. The emitter of transistor Q1 is coupled to a positive voltage supply via a diode D2 which prevents base emitter zenner breakdown and ensures that transistor Q1 turns off when the pulse derived charge across capacitor C1 is approximately 1.4 volts or less. The collector of transistor Q1 is coupled to ground via series connected resistors R3 and R4. The junction of the resistors is coupled to the base of an NPN transistor Q2 which has the emitter grounded and the collector coupled via a resistor R7 to form an open collector output signal. Thus when pulses Hrt are present transistor Q1 is turned off, which in turn turns off transistor Q2 rendering output signal 615, scan loss interrupt, an open circuit. When scan related pulses are absent, for example as a consequence of a bus derived control function, circuit failure or X-ray protection, the positive charge developed across capacitor C1 is dissipated via the series combination of resistors R1 and R2 thus allowing capacitor C1 to charge towards ground potential. When the potential across capacitor C1 is nominally 1.4 volts transistor Q1 turns on with the collector terminal assuming the nominal potential at the cathode of diode D2. Thus this positive potential of about 7 volts at transistor Q1 collector is applied via the potential divider formed by resistors R3 and R4 to the base of transistor Q2, which turns on taking the collector and output signal 615 to nominal ground potential. Signal 615 is an interrupt signal which, when low, signals microcontroller 800 that scanning current is absent in the exemplary display or coil."

 図４のブロック６１０において、走査から取り出したパルスＨrtは、ダイオードＤ１によって整流されて、抵抗Ｒ２を介してキャパシタＣ１を正の電源に向かって正方向に充電する。抵抗Ｒ２とキャパシタＣ１の接続点はＰＮＰトランジスタＱ１のベースに結合され、その結果、偏向に関係するパルスが存在するとき、キャパシタＣ１に形成（供給、蓄積）された正の電荷がそのトランジスタＱ１をターンオフ（オフ状態に）する。トランジスタＱ１のエミッタはダイオードＤ２を介して正の電圧電源に結合されている。そのダイオードＤ２は、ベース－エミッタ間のツェナ降伏（ブレークダウン）を防止し、また、キャパシタＣ１両端間におけるパルスから生じた電荷が約１．４Ｖまたはそれより低い電圧であるときにトランジスタＱ１がターンオフ（オフ状態に）されることを保証する。トランジスタＱ１のコレクタは直列接続の抵抗Ｒ３およびＲ４を介して接地点に結合される。その抵抗間の接続点はＮＰＮトランジスタＱ２のベースに結合され、トランジスタＱ２のエミッタは接地され、またトランジスタＱ２のコレクタは抵抗Ｒ７を介して結合されて開放（オープン）コレクタ出力信号を形成する。従って、パルスＨrtが存在するときにトランジスタＱ１はターンオフされ、次いでそれによってトランジスタＱ２がターンオフされ、出力信号６１５、走査なし割込み（ＳＣＡＮ－ＬＯＳＳ  ＩＮＴＲ）、開放回路が形成される。例えば、バスから取り出された制御機能、回路誤動作（故障、障害、failure ）またはＸ線保護の結果として、走査関係のパルスが存在しないときには、キャパシタＣ１の両端間に形成された正の電荷が抵抗Ｒ１およびＲ２の直列接続を介して消散(dissipate) して、キャパシタＣ１が接地電位に向けて充電される。キャパシタＣ１の両端間の電位（電圧）が公称１．４Ｖのときに、トランジスタＱ１がターンオンして、コレクタ端子がダイオードＤ２の陰極における公称（正規）の電位になる。従って、トランジスタＱ１のコレクタにおける約７Ｖの正の電位が、抵抗Ｒ３およびＲ４によって形成される分圧器を介してトランジスタＱ２のベースに印加される。すると、トランジスタＱ２がターンオンして、そのコレクタおよび出力信号６１５を公称の接地電位にする。信号６１５は割込信号であり、その割込み信号は、低レベルのときに、典型例の表示装置またはコイル中に走査電流が存在しないことをマイクロコントローラ８００に信号を送って知らせるものである。

US2009161409
"[0039] In an embodiment, the arrays can also have a separate ground line and row select line and thereby providing for another scheme of writing. To change electrical resistance of TFT 44 of a particular pixel, the data line 46 of the column in which the pixel lies is provided the voltage level to be memorized. All other data lines and gate lines of the array are made to float. The gate line 43 driving the TFT to be programmed is now set to a potential permitting the TFT to turn on and conduct, there by allowing the storage capacitor 50 to acquire the potential of 46. All other capacitors and data lines of the same row will acquire the potential of 43 due to capacitive coupling through the TFT terminals. Thus while TFT 44 experiences a gate-source bias which mutates its electrical resistance, all other TFTs do not. After the mutation to electrical resistance is complete, the data line 46 is set to ground, thereby allowing 44 to be set to ground, immediately followed by the gate line 43 being set to ground."

また、このメモリセルアレイでは各メモリセルのローセレクトラインとそのメモリセルの接地ラインが分かれているので、別の方法でデータを書き込むこともできる。この方法では、まず書込先メモリセル内ＴＦＴ例えばトランジスタ４４のソースドレイン間電気抵抗値を変化させるため、データ書込先カラムに係るデータライン４６にデータ相応の電圧を印加し、他のデータラインやゲートラインは浮かせておく。次いで、データ書込先ローに係るゲートライン４３を所要電位にすることで、トランジスタ４４をターンオン及び導通させる。トランジスタ４４の導通に伴いそのメモリセル４２内の電荷蓄積用コンデンサ５０にはライン４６から電圧が加わるが、セル４２と同じローに属する他のメモリセル内のコンデンサやそのセルの接続先データラインはセル内トランジスタの容量を介しライン４３につながり同電位になるだけである。従って、トランジスタ４４ではゲートバイアスを受けてそのソースドレイン間抵抗値が変化することとなるが、他セル内のトランジスタではそうならない。トランジスタ４４のソースドレイン間電気抵抗値を変化させた後は、ライン４６を接地電位に戻すことでそのトランジスタ４４を接地電位に接続した後、ライン４３を速やかに接地電位にする。

小型化の妨げ

WO2003028212
"[0003] In wireless communication devices (e.g., radio frequency (RF) devices and cellular communication devices), resonators are typically used for signal filtering and generation purposes. Currently, discrete crystals are often used to make the resonators. Such off-chip resonators are typically implemented at the board level and therefore impede the ultimate miniaturization of portable transceivers."

通常、無線通信デバイス（例えば無線周波数（ＲＦ）デバイスおよびセル方式通信装置）において、信号のフィルタリングと生成のために共振器が使用される。現在、共振器を製作するために、分離結晶がしばしば使用される。通常、このようなオフチップ共振器は基板レベルで実施され、従って、携帯用トランシーバの究極的な小型化の妨げとなる。

WO2011028324
"[0005] Another issue concerning pacemaker leads is the difficulty in designing a lead body with fluoropacity for visualization during and after implantation of the lead in a patient's body. Current technology places a radiopaque ring on the lead body for visualization of the lead in vivo. Radiopaque rings are not amenable to irregular lead body shapes and, again, the size of the radiopaque ring may prevent a substantial reduction in the overall lead body diameter."

ペースメーカーリードに関するさらに別の問題としては、植え込み中又は植え込み後の視覚化を目的としてリード本体にＸ線不透過性を有させるよう設計することが困難であるという問題がある。従来技術においては、リード本体にＸ線不透過性リングを配置することにより生体内における視覚化を可能にしている。しかし、Ｘ線不透過性リングは、リード本体の不規則な形状に適合しやすいものではなく、さらに、リード本体の小型化の妨げにもなるものである。