少し詳しいΔ∑変調④ ノイズシェーピング

ΔΣ変調は動作アルゴリズムに基づく「ノイズシェーピング」という特性を持っています。これは多くのWebサイトでも紹介されているように、量子化ノイズが対象信号よりも高い周波数に大きく分布し、対象信号帯域付近の量子化ノイズが小さくなると説明されます。添付図を見てください。下図のグラフがノイズシェーピングの特性です（シャープ技報 77号 2000年8月「1ビットディジタル」より引用）。ΔΣ変調回路の積分器の次数とノイズシェーピング特性は対応し、グラフでは1次～7次までの特性が示されています。このように次数が高いほど特性は急峻になり、対象信号帯域付近のノイズはより小さくなります。では、なぜΔΣ変調はノイズシェーピングの特性をもつのでしょうか？今回はこれを考えてみます。

始めに少し準備体操をしましょう。水色バックのブロック図は、ディジタル信号処理における微分器と積分器です。（「微分は引算、積分は足算」を参照してください）
この微分器と積分器の伝達関数を求めてみます。（伝達関数：ゲイン、周波数応答、等）

【微分器の伝達関数】
出力Yは入力XからX・Z^－1を引いたものだから
Y＝X－X・Z^－1
Y＝X（1－Z^－1）
よって、伝達関数は
Y/X＝1－Z^－1　

【積分器の伝達関数】
出力Yは入力XにY・Z^－1を足したものだから
Y＝X＋Y・Z^－1　
Y－Y・Z^－1＝X
Y（1－Z^－1）＝X
よって、伝達関数は
Y/X＝1/（1－Z^－1）

はい、微分器の伝達関数は：1－Z^－1　、積分器の伝達関数は：1/（1－Z^－1）となりました。互いに逆数になるのは想定通りですね。（この結果は、あとで使います）

さて、「ΔΣ変調ブロック図」のフォワードラインに存在する積分器は、上で伝達関数を求めた積分器の「積分ブロック図」として表すことができます。何故ならば、差分器を通過して積分器に入力される信号は、振幅はアナログ量ですが時間軸上では離散化されているからです。つまり縦軸（振幅）はアナログ、横軸（時間）はディジタルということですね。

では、ΔΣ変調ブロック図に量子化ノイズ：Nを想定して、入出力の関係を数式化してみましょう。
① 積分器に入力される信号：X－Y・Z^－1　
② 積分器の伝達関数：1/（1－Z^－1）
③ 積分器の出力：（X－Y・Z^－1）/（1－Z^－1）
④ 量子化器の出力：（X－Y・Z^－1）/（1－Z^－1）＋N

となります。④の量子化器の出力は、本アルゴリズムの出力そのものですから
Y＝（X－Y・Z^－1）/（1－Z^－1）＋N　-----(1)

となり、これをYについてまとめます。
Y（1－Z^－1）＝（X－Y・Z^－1）＋N（1－Z^－1）
Y（1－Z^－1）＋Y・Z^－1＝X ＋N（1－Z^－1）
Y＝X ＋N（1－Z^－1）　-----(2)

となって、出力Yに現れる量子化ノイズは、N（1－Z^－1）となります。
さて、（1－Z^－1）とは何でしょう。準備体操でやりましたね。そう、微分器の伝達関数です。よって、帯域一様に分布する量子化ノイズNは、微分特性によって低域成分が減少し、高域成分が増加する形になります。これがノイズシェーピング特性ということですね。

シリーズ①でも引用させていただいた、Yoshimitsu Murahashiさんのサイト「ΔΣ変調の部屋」では、Java Appletを使って1次と2次のΔΣ変調器を動かしてノイズシェーピングの特性を見ることができます。これも非常にわかりやすいので、ぜひ訪問してみてください。「ΔΣ変調のスペクトル」

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では、いよいよ積分器の出力波形について考えてみましょう。添付の図は、「1ビットオーディオ」と題された、シャープ（株）の技術論文（シャープ技報、第77号・2000年・8月、増田清、早瀬徹、佐藤昭治）に掲載されている波形図を引用し、色を付けて再現したものです。何やら複雑怪奇な波形に見えますが、黒い矢印先端の「赤の横棒」が積分器の出力です。さて、どのようなメカニズムで積分器の出力はこのような波形になるのでしょうか？順を追って見ていきましょう。まず、この波形図が示している要素は次の4つです。

青い線：アナログ入力
赤の横棒：積分器の出力
黒の矢印：アナログ入力の振幅
水色の矢印：量子化器の出力が負帰還されたもの

なだらかに変化する「青の波形」はアナログ入力信号（analog signal）です。「黒の矢印」は長さがアナログ信号の振幅、矢印の向きが振幅の正負を示しています。「水色の矢印」は量子化器（quantizer）の出力が、遅延（1sampled deray）を経て加算器（adder）に負帰還（feedback）される信号です。これはディジタル信号ですから、矢印の長さは常に一定（単位ベクトル）であり、矢印の向きは、積分器の出力がプラスであれば下向き、積分器の出力がマイナスであれば上向きに示されています。また水色の矢印はディジタルとは言え、入力のアナログ信号と加減算されるのですから、その長さ（振幅）はアナログ量としての意味を持ちます。そして「赤の横線」が積分器の出力です。（黒の矢印の長さは、その時のアナログ入力の振幅と一致しますが、本図では作図の都合上、少し長さが異なっています）
【加算器（adder）は負帰還によって、結果的には差分器になります。】

積分器の出力が0Vより大きければ量子化器の出力は「1」、積分器の出力が0Vより小さければ「0」となります。この1と0は水色の矢印の向きに対応しており、1の場合は上向き、0の場合は下向きになりますが、加算器（adder）にフィードバックされると、負帰還によって上下逆になります。

以降、黒の矢印および水色の矢印ともに「ベクトル」として扱います。積分器の出力がプラス（threshold：0Vより上）の時、水色のベクトルは負（下向き）になり、その時の黒のベクトルと加算され、加算値が次の積分器出力になります。その積分器出力値がマイナス（threshold：0Vより下）になれば、水色のベクトルは正（上向き）になり、その時の黒のベクトルと加算され、加算値が次の積分器出力になります。この動作を延々と繰り返すことによって、波形図に見られるような積分器の出力波形になるのです。なお、その結果として、アナログ入力の増大に対して抑制がかかり、負帰還が働いていることが波形図から読み取れますね。

ここで興味深いのは、先述のように、フィードバックされるディジタル信号の振幅がアナログ量としての意味を持つこと、同様に、差分器を通過したアナログ信号が振幅としてのアナログ量を保ちながら、時間軸上において離散化されることです。両者とも時間軸上ではディジタル、振幅軸上ではアナログという中間的な信号ですね。まさにΔΣ変調という中間信号生成の源であるように思えてきます。

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少し詳しいΔΣ変調② 始めにΔ変調ありき

今回はΔΣ変調が考案された成り立ちをたどってみましょう。ΔΣ変調の生みの親である、早稲田大学理工学部教授の安田靖彦さんは、当時を振り返って次のようにお話しされています（郵政研究所月報 2001.7）。短い言葉の中にΔΣ変調の決定的な核心部が語られており、非常にリアリティが感じられる味わい深い文章です。

「私事になって恐縮ではあるが、このデルタ・シグマ変調は今から４０年も前、昨年秋に逝去された猪瀬博先生の研究室に私が大学院学生として在籍中、あるきっかけで創案し命名したものである。
（中略）
当時は真空管からトランジスタへの移行期で、デジタル回路は現在からは想像できないほど高価であった。そこでこの試作交換機では通話方式として、PCMではなく回路が簡単なデルタ（Δ）変調を用いることになり、私がその担当者となった。

昭和３５年の秋、先生から我々大学院学生に新しい卒論生に与える研究テーマを考えるように指示があり、ふと思いついたのがこの方式であった。デルタ変調は入力信号の微分値を運んでいるから、受信パルス列を積分することによって原信号を再現する。このために伝送の途中で誤りがあると、後々までそれが影響するのが問題とされていた。これを避けるためには、予め入力信号を積分してからデルタ変調すれば、その出力パルス列は入力信号の振幅値そのものに対応し、受信側では積分操作は不要となる筈ではないか。この考えは一見尤もらしかったが、このままでは実現できないことにすぐ気がついた。直流成分を持った入力信号がくると積分器がすぐ飽和してしまうのである。この困難にたいしては、一両日の間に解決方法を見つけた。この積分器をデルタ変調器のフィードバックパスに存在する積分器と一緒にして差分器直後のフォワードパス内に挿入するのである。この効果は絶大であった。誤り波及がなくなると同時に、入力信号と出力パルス列の積分値の差が常に零レベルとなるようにフィードバック制御される結果、安定度が高く、精度に対する要求条件が緩やかとなる利点が生じた。
（中略）
この方式はデルタ変調という既存の技術をベースにしたが、性能が中途半端な後者がその後殆ど実用されていないのに対し、デルタ・シグマ変調は前述の通りの状況である。まさに出藍の誉れと言うべきであろう。」
（本文書を紹介してくださったktさん、ありがとうございました）

はい。当時の苦労なども目に見えるようですが、、多くの図や式などをあれこれ考えるよりも、「あ、そういうことなのか！」と一気に全体像がつかめますよね。既存技術のΔ変調を改良する構想からΣΔを発想し、入力部の積分器（Σ）が飽和する問題を解決するために、Δ変調のフィードバックラインに存在する積分器を、差分器（Δ）の後ろのフォワードラインに移動させて、ΔΣ変調を完結させたということなのですね。

それから、安田靖彦さんは同文書において、ΔΣ型AD変換器について次のようにもお話しされています。

「この方式がこのように最近脚光を浴びているのは、他の方式と比べて、回路内で精度を要するアナログ的な部分が極めて少なく、集積回路（LSI）化し易いことにある。」

つまり、何よりも“生産性に優れている”と言うことですね。この辺りは、一昔、1ビットオーディオをの優位性を盛んにアピールしていたシャープの説明と少し趣が異なるようです。特にオーディオ帯域においてΔΣ型が優れているといわれる理由として、ΔΣ変調の有するノイズシェーピングという特性に言及されることが多いようですが、これについては、また後々に触れてみたいと思います。
（そういえば、1ビットオーディオも最近あまり聞かなくなったような．．．。）

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少し詳しいΔΣ変調①序

この世の物事は、ほとんどの場合、深く考えていけば切りがありません。1つ新しいことを知ると更なる疑問が2つ3つとまた新たに湧いてくるからです。だから実際には、ほどほどのところで考えるのをやめて納めてしまいます。他にも知りたいことは山ほどありますからね。しかし考えるのをやめれば、その題目についてはそこでストップし先には進みません。多くの場合はそれでまったく問題ありませんが、知ることによる予期せぬ新しい扉もそこで潰えます。そんなとき、不意に「1＋1＝はなぜ2なんだ？」などと尋ねられると、ある意味大きなチャンスです。さて、1＋1＝はなぜ2なのでしょう？これを完全に説明するのは案外難しいかも知れません。まず、「数」とは何か？
（そんなん当たり前じゃん！ってのも有りですけどね。＾＾）

大事なのは誰かにこの質問をさせたということだと思います。こう聞かれたということは、「1＋1＝は2だと言い切った」からです。先述のように完全に知ることができる物事は、そう多くはありません。誰もが現在レベルにおいて知っているに過ぎないわけですが、現在レベルをもって、あえて「こうだ」と断定的に言い切ることが実は重要なのです。断定的でなくとも、とにかくアウトプットする。それは、更に深く新しい扉を開くチャンスを作っているといえるでしょう。上には上が必ずあり、上には上が必ずいます。そんな人達との出会いは幸運ですね。

そんなこんなで以前、ほどほどに分かったつもりで書いたΔΣ変調の記事にコメントをいただいたことが切っ掛けで、このメカニズムをまだ十分に分かっていないことを知り、更にあれこれと考えてみる機会を得ました。その方はアウトプットしたチャンスに応えてくださったのだと思います。

さて、前置きが長くなってしまいました。本題に入りましょう。
添付の図は、Yoshimitsu Murahashiさんが運営するWebサイト「ΔΣ変調の部屋」に掲載されているブロック図と、Java Appletを使ってΔΣ変調器を動かした時の各部の波形をお借りしてきたものです（黄色の吹き出しと、水色の塗り潰しは私の注釈です）。これは非常に興味深い波形ですね。特に積分器の出力など、じぃ～っと眺めていれば、色々なものが見えてきそうです。（このJava Appletは素晴らしいものですから、是非「ΔΣ変調の動作」を訪ねて動かしてみてください）

しかし、色々見えてくると同時に疑問も湧いてきます。添付図の注釈にも幾つか記入していますが、まずブロック図では、①「アナログ入力に負帰還をかけても、まだアナログのはず、積分器はディジタルフィルタでいいの？」同様に②「負帰還する信号はアナログ？ディジタル？」次に波形では、積分器の波形は興味深くも③「なんだこりゃ～？」ですね。等々。

量子化器の出力は、そのままΔΣ変調波形になりますが、一見、「粗密」が逆のようにも見えますね。これは水色の塗り潰しを見ればよくわかりますが、入力の振幅が大きいほど密になります。それから、ΔΣ変調を説明しているサイトはたくさんありますが、回路ブロック図は各々微妙に異なっていることが多いようです。積分器についてはボックスの中に∫の記号を入れたものが一般的です。上の①～③の疑問は、この図をいくら眺めていても、なかなか解答はやって来てくれないでしょう。実はこれらの疑問を解く大きな鍵は積分器の出力波形にあります。いかにもアナログとディジタルがミックスされたような波形ですよね。ということは積分器はアナログでありディジタルなのでしょうか？

いろいろと資料を調べていると、ひとつの論文に行き当たりました。シャープ（株）の技術者によって、自社の1ビットアンプ「SM-SX100」を紹介するために2000年8月に書かれたもので、これが多くの疑問に答えてくれていました。次回以降、この論文に沿ってΔΣ変調について考えていきたいと思います。

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ΔΣ変調とAD変換 2009-09-02

ktさんへ（＾＾）

絵と文書は「国士舘大学理工研究科」岸本健さんのWebサイト

環境計測システム特論
省ビット式(ΔΣ方式)

から、勝手にお借りしたものです。（これは盗むというのかな？＾＾； ）

ktさん、上記に紹介しましたWebサイトに、少し耳寄りな記述を見つけました。絵にも少々誤記があるようですが、非常に短く語られているΔΣ型AD変換器についての概説を転記します。

「省ビット式(ΔΣ方式)」
「比較するという意味において逐次比較型と原理的には同じであるが，最も下位のビットのカウントアップとダウンを 0, +1 もしくは -1, 0,+1 の信号として図4.6のようにシリアルデータ出力を出力する方式である。この方式はDA変換のbit数に関わらず、0,1 が順次出力するが DA変換のビット数はAD変換のビット数に一致する。
出力を受信する側にカウンターを持てばよいので、転送がわずか 1ビットでも 18bit など高い精度の出力が得られる。そして変換時間はクロック幅になるため高速である。データ量を1bitに圧縮することができるのでオーディオや映像のようにDC成分の少ない信号や通信のビットレートが限られている場合には威力を発揮する。しかし，スループットdE/dtの大きい急峻な変化には追従できず，データレートΔtに対して，電圧変化量ΔEが、ΔE<ｑΔt（1ビットの電圧q）である条件に限られ最大のdE/dtはΔE/Δtで押えられる。そのため、急峻な変化のない音楽や音声などのCD記録などに用いられている。」

以上ですが、私が注目したのは「最も下位のビットのカウントアップとダウンを －中略－ 図4.6のようにシリアルデータ出力を出力する方式」と、「出力を受信する側にカウンターを持てばよいので」という部分です。もちろんここでは原理のみの説明になっていますが、この説明に従うと、逐次比較型からDACを取っ払って比較器とF/Fを直結し（実際には比較器の前にΔとΣが必要）、F/Fの出力をカウンタで受けて、カウンタの出力をマルチビットのAD変換値とするものがΔΣ型AD変換器である、と説明されているように私は解釈しました。

（以下、削除）

2010/03/18
よくよく考えると「最下位のビットを出力する」というのは、クロックを出力しているようなもので、粗密波の概念から遠ざかってしまいますね。これは紛らわしい。絵も間違いが多いし、この資料はペンディングにしておいた方がいいですね。

関連記事：ΔΣ変調とAD変換 2009-09-02

MOS-FETのON抵抗と入力容量

［2010-09-30 記事修正］

2SK2231の電気的特性をみてみましょう。
いろいろ書いてありますが、「ドレイン・ソース間オン抵抗」を見てください。Id＝2.5Aにおいてオン抵抗は標準で0.12Ωです。ということは、電力損失は2.5^2×0.12＝0.75 (W)と、かなり小さく発熱もわずかです。スイッチとして使うのですからオン抵抗が小さいほど良いことは言うまでもありません。

この前、無線機用バックアップ電源に使用した2SJ607というMOS-FETはオン抵抗が0.011Ωでした。これは10A流しても電力損失は1.1 (W)と2SK2231と大差ありません。2SJ607はずば抜けて高性能な半導体スイッチですね。Nchではオン抵抗：0.001Ωというものもありますから、MOS-FETのスイッチとしての性能は計り知れません。なにしろリレー接点や機械式スイッチの接点抵抗よりも、ひとケタ小さいのですから。

【ゲートはコンデンサ】
入力容量 Ciss＝Cgd＋Cgs
出力容量 Coss＝Cds＋Cgd
帰還要領 Drss＝Cgd

オン抵抗のほかにもう一点、MOS-FETを使用するときの注意点として、G-S間にかなり大きな容量（C）を持っていることです。特性表の「入力容量」を見てください。370ｐFとなっています。J-FETなら2～3pF程度です。この差はどこから来るのでしょう？

MOS-FETの構造を思い出してください。極めて薄いシリコン酸化皮膜を導体と導体（半導体）でサンドイッチにしてあります。これは正にコンデンサの構造そのものですね。大電流用のパワーMOS-FET等では入力容量が1000ｐFくらいにまでなります。MOS-FETを使うときは後で痛い目に遭わないように、このG-S間の容量には十分気をつけておきましょうね。入力容量（Cgs）とゲートに接続した電線のL成分による発振（LC共振）はMOS-FETにはつきものです。

MOS-FETの寄生容量については「入力容量」のほかに、「帰還容量」「出力容量」なども記載されています。どれもそこそこに大きな値ですが、これらはどういうものなのでしょう？図を見てください。MOS-FETに寄生して構成される容量は下の回路図のようになります。特に入力容量は値が大きく使用時には注意が必要です。「帰還容量」「出力容量」は特に高周波での使用時に問題となってきます。

ということで、MOS-FETは大きなコンデンサを抱えていると常に思っていてくださいね。

関連記事：デプレッション型とエンハンスメント型（FET） 2010-03-15

デプレッション型とエンハンスメント型（FET）

FETはVgs-Id特性において大きく2種類のタイプがあります。VgsがGS遮断電圧(-V)からプラス方向へ増加すると共にIdが上昇していくタイプをデプレッション型といい、Vgsが0Vからプラス方向へ増加すると共にIdが上昇していくタイプをエンハンスメント型といいます。J-FETはデプレッション型、多くのMOS-FETはエンハンスメント型ということですね。

では東芝の2SK2231というMOS-FETの特性をみてみましょう。（下図のグラフです）
「Id-Vds」特性はVds＝4V以上において、すばらしい定電流特性を示しています。しかし右側の「Id-Vgs」特性は2SK30A（J-FET）に比べると非常に急峻に見えますが、そもそも電圧と電流のケタが違いますね。2SK30AはGRタイプでもIdの最大値が6mA程度の小信号用FETでしたが、この2SK2231はId＝10Aまで目盛ってあります。J-FETと同等の小信号領域は点線で囲った部分よりももっと狭い範囲ですから、このMOS-FETをあえて小信号で使用すればJ-FETと同じような特性をしているのかも知れません。

そもそもMOS-FETは単体素子として小信号増幅に使われることは少なく、増幅回路で使われる場合は大きな電力損失が求められる出力段です。また昨今では大電流のスイッチング用として用いられることが多く、スイッチング電源などにはMOS-FETが非常に多く使われています。この大電流スイッチング用途として、特に注目したい特性があります。
それがON抵抗です。続く。

関連記事：
MOS-FETのON抵抗と入力容量 2010-03-15
FETの話① 2009-12-07

製品に見るシールド線処理、接地方法

この回路ブロック図は、とある大手電機メーカーの通信機器のひとつです。図には示していませんが、ある場所に設置されたIDタグと呼ばれるデータ発信器からの情報電波をアンテナ回路が受信し、約10m先にある制御回路まで伝送ケーブルで送ろうというものです。通信方式はRS422による送受信であり、差動伝送によって耐ノイズ性を上げていますが、フレームの接地やシールド線の処理等、ノイズ遮蔽には十分注意しなければいけません。

さて、この機器はどのような方法で接地し、どのようにシールド線の先端処理を行っているのかじっくりと見て行きましょう。当然ながら観点は耐ノイズ設計です。

まず、制御回路のアルミケースを大地に1点接地し、そこをFGとしています。そして、シールド線はFGに片端接続しています。両者とも静電誘導ノイズの遮蔽を考慮したものですが、個人的にはDC/DCの15GもFGに接続し、回路電位を固定したいところです。本機ではあえて15Gを浮かせていますが、これも耐ノイズ設計思想のひとつです（一般的には回路グランドはアルミケース（FG）に1点接地するのですが、浮かせておいた方がよい場合もあるようです）。

次に非常に興味深い点があります。シールド線の両端をコンデンサによって15Vと15Gに接続していることです。これはいったい何でしょう？静電誘導ノイズ遮蔽の観点からは不要です。ということは、もうひとつの放射ノイズである電磁誘導ノイズを考慮したものでしょうか？恐らくその通りです。電線が交流磁界によって起電力を発生しても電流として流してしまえばノイズ電圧は現れません。つまりシールド線の両端をコンデンサによって電源線に接続することにより、高周波の電磁誘導ノイズはコンデンサを通過して電源線に流れ、結果として除去されます。

1本のシールド線によって、静電誘導ノイズにも電磁誘導ノイズにも対応させるとは、これは実に巧妙ですね。しかしながら、電磁誘導ノイズを考慮したこのコンデンサによる結合は、高周波の静電誘導ノイズに対してもシールド線が2点接地されることになり、これはあまりうまくありません。この辺りをどの様に切り分けるかが、設計思想でありノウハウなのでしょうね。

関連記事：
静電誘導ノイズを考慮した接地設計 2010-03-07
ノイズと対策　ツイストペア、シールド線 2010-02-05

静電誘導ノイズを考慮した接地設計

黒い点線で囲んだ部分が静電誘導ノイズ源です。静電誘導ノイズは図に示すように、多くの場合大地電位を基準（0V）として発生し、電子機器の各部に静電結合します。「静電誘導ノイズ1」は電源ラインのコモンモードノイズ、「静電誘導ノイズ2」は電源ラインのノーマルモードノイズ、「静電誘導ノイズ3」は信号線に結合している例です。

静電誘導ノイズを遮蔽する常套手段は、伝達したノイズを発生源に電流として戻すことです。よって大地接地は不可欠となります。本図の場合は電源フィルタのYコンデンサの中点と、回路電源のマイナス側をSGとして金属ケースに接続し、その接続点を大地に落としています。大地接地に用いる電線等は短く太いほど好ましいと言えます。

赤と青の点線でノイズ電流の経路を示しています。静電誘導ノイズ1～3によるノイズ電流のすべてがノイズ源に戻っていることを確認してください。

更に、回路電源のマイナス側をSGとして金属ケースに接続していることと、シールド線をSGに1点接続していることにはもうひとつの意味があります。これにより、信号線電位、信号帰線電位、その他回路素子の接続点電位が、SGに対して相対的に変動することなく固定されるのです。相対電位が変動しないということは、そこにノイズ電位が乗る余地が無いということですから、これも強力な静電誘導ノイズ対策になります。

まとめると、本図の対策は静電誘導ノイズをノイズ源に戻すことにより遮蔽し、更に回路とSG間電圧の相対変動をゼロに固定するという、2段構えの構成になっています。

関連記事：
製品に見るシールド線処理、接地方法 2010-03-12
フレームグランド（大地接地）の意味 2010-02-13

定電流負荷の動作点の妙

アイドリング時において、Q3のICはひたすら1ｍAの定電流を流しています。この時、左図のようにRLを介してコレクタにVLを繋ぎました。RLの値はまあ1ｋΩ程度にしておきましょう。さてどうなるか。1ｍAの定電流はQ2、Q3を流れるだけでRLには流れないので、Q3のVCはVLと同電圧になります。VL=5VならQ3のVC=5V、VL=7VならVC=7V、VL=3VならVC=3Vです。定電流負荷の動作点はこのように外部から定められます。

ここでVL=VC=7Vとして、Q3のベースに信号電圧を入力してみましょう。

ベースにプラス電圧が入力されたとき、Q3のICの増加電流が2ｍAとすると、その増加分はすべてRL（1ｋΩ）から供給されQ3のIC=3ｍA、VC=5Vとなります。Q2のICはもちろん1ｍAです。ベースにマイナス電圧が入力されたとき、Q3のICの減少電流が0.3ｍAとすると、その減少分はすべてRL（1ｋΩ）に流れQ3のIC=0.7mA、VC=7.3Vとなります。Q2のICはもちろん1ｍAです。

どうです？電流の動きが見えましたか？そして実際には右図のように2段目（Q4）を接続して非常に大きなゲインを得、またQ4のコレクタ電位を-15Vにとれば出力電圧が+15V～-15Vの範囲でスイングすることになります。回路を見やすくするためにQ4のコレクタ負荷を抵抗RCにしましたが、初段でせっかく無限大のゲインを確保したのに、2段目のゲインはRC/100でしかありません。これでは意味がありませんので、Q4の負荷も必ず定電流負荷にするのです。

しかし、ゲインが無限大の増幅回路などどうやって使うんだ？使いようが無いんじゃない？と思われますよね。しかし、この回路が実はオペアンプの内部に使われていて、それ故、オペアンプはあのように裸ゲインが大きく（110～120dB）、高速に動作するのです。つまり、ここにオペアンプの核心部があると言えるでしょう。もう少し言葉を添えると、ゲインが無限大の増幅器は負帰還（ネガティブフィードバック）によって、目的のゲインを得るのです。（反転増幅回路、非反転増幅回路、等）

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定電流負荷 2010-03-04
オペアンプ入門①理想オペアンプ 2010-01-19

定電流負荷

さてみなさん、上の図の回路はいかなる回路なのでしょうか。何やらこれも妖しげですが、何のことはありません。右の増幅回路のコレクタ抵抗10ｋΩを、カレントミラー回路を使った1mAの定電流負荷に変えただけです。図として、そのことは分かりますね。しかし変えただけって言われても定電流を負荷にするというのは、いったいどういうことなのでしょう？

右の回路ならば、もしアイドリング電流が1mAの場合、動作点5V、ゲイン40dBとすぐにわかりますね。しかし左の定電流負荷の場合は、アイドリング電流1mAはいいとして、動作点は？ゲインは？．．．．．。まずゲインからいきましょう。

Q3のベースに信号電位が入力されたとします。するとQ3はICを増やしたり減らしたりしようとしますが、定電流負荷は頑として1mAを変えようとしません。なんせ定電流なのですから。ということはつまり、定電流負荷は変化しようとする電流に対して無限大の抵抗値になるということです。ここの概念がちょっと難しいかなぁ．．．．．、まあそういうことです。ということはもしQ3のベースにプラス電位が入力されるとOUTは瞬時に0V近辺に（0.1V）になり、Q3のベースにマイナス電位が入力されるとOUTは瞬時に電源電圧近辺になります。要するに定電流を負荷とした場合は理屈上ゲインが無限大になるということです。

次にアイドリング時の動作点（Vout）です。さてこれがまた難しい。実は定電流負荷に動作点の概念はありません。動作点は何Vでもありえます。言い換えると動作点なんか知ったこっちゃないんです。これは次回にお話ししましょう。

関連記事：
定電流負荷の動作点の妙 2010-03-05
カレントミラー回路 2010-03-02

カレントミラー回路

はてさてまたしても珍妙な回路が出てきましたね。これがカレントミラー回路です。Q1のコレクタとベースを接続してるので等価回路は右の図のようになります。これで何がしたいのかと言うと、自由に値を設定できる定電流源が欲しいのです。具体的にはこの回路によって定電流IC2の値を自由に決めることができるのです。どうですか？そのように動作する様子が見えてきますか？

まずI1を求めます。電源電圧からD1の電圧降下を引いて合成抵抗で割ると、I1=(15-0.7)/(15ｋ+100)=0.95ｍAとなります。D1のカソード電圧は0.95ｍA×100Ω＝95ｍV、よってD1のアノード電圧＝ Q2のVB ＝0.795V。ということはQ2のVE=95ｍV。これでI2の電流が求まります。I1と同じ0.95ｍAですね。R1を10ｋΩにするとI1、I2はどうなるでしょう？計算ははぶきますが、I1、I2とも1.4ｍAとなります。ね、巧妙にできてるでしょ？R1でI1を自由に決めることができ、まるで鏡に映したようにI2が同じ電流値になることから、この回路をカレントミラー回路といいます。

実際のカレントミラー回路はダイオードを使わずにQ1のように接続します。これはQ1とQ2の特性を合わせてカレントミラー効果を厳密にするためです。ポイントはQ1、Q2のエミッタ抵抗を同じ値にすることですが、あえてI2をI1の2倍の定電流にしたい場合は、Q2のエミッタ抵抗をQ1のエミッタ抵抗の1/2にします。また下図のようにベースを多段に接続して複数の定電流回路を作ることもできます。このようにカレントミラー回路は非常に設計自由度の高い定電流回路なんですよぉ。

この多段回路の場合は、Q1、Q2、Q3が同じ電流値でQ2、Q3のコレクタ電流は定電流、Q4のコレクタ電流は2倍の定電流です。もうみなさん楽勝ですね。（＾＾）

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コイルに定電圧、コンデンサに定電流

図を上から見ていきましょう。

①コイルに定電圧源：Vを与えると、電流ILが流れ始め限りなく上昇していきます。上昇の傾きは、インダクタンスが大きいほど角度が小さくなります。電流ILを式で表せば　IL＝(V/L)t　となります。

②コンデンサに定電流源：Iを与えると、電圧VCが生じ限りなく上昇していきます。上昇の傾きはキャパシタンスが大きいほど角度が小さくなります。電圧VCを式で表せば　VC＝(I/C)t　となります。

③コイルと抵抗を並列にして定電流源:Iを与えると、端子電圧と電流の関係は図のようになります。コイルの端子電圧VLは　VL＝RI・e^-ωt　で表され、コイルに流れる電流ILは　IL＝I・(1-e^-ωt)　で表されます。
［ω＝R/L］

④コンデンサと抵抗を直列にして定電圧源：Vを与えると、端子電圧と電流の関係は図のようになります。コンデンサの端子電圧VCは　VC＝V・(1-e^-ωt)　で表され、コンデンサに流れる電流ICは　IC＝(V/R)・e^-ωt　で表されます。
［ω＝1/(CR)］

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フェライトコアが高周波ノイズを除去するしくみ

シールド線はSGおよびFGに1点接地することによりシールド線全体を低インピーダンスに保ち、静電誘導ノイズを遮蔽しようとするものです。具体的には、静電誘導ノイズによりシールド線の電位が変動しようとしても、ノイズ電圧はシールド線を電流となって流れ、FGに流れ込み信号線に影響を与えません。

しかしながら、ノイズが高周波になれば必ずしも上記の理屈の通りにはいかなくなります。例えば、シールド線をFGに接続する電線は、高周波電流に対しては誘導リアクタンス（インダクタンス）として働くようになります。誘導リアクタンスは、Z＝ωL（Ω）ですから、ノイズの周波数が高いほど、また電線の長さが長いほど大きな値となり、ノイズがFGに流れ込むのを妨げます。よって、シールド線をFGに接続する電線はできるだけ短く、また表面積の広いものが好ましいといえます。おおむねノイズの周波数がＭＨz（メガヘルツ）オーダーを超える場合は、この点に十分注意する必要があるでしょう。

以上のように、1点接地による静電シールドは高周波ノイズに対してはシールドの役目を果たすことが困難になりますが、ならば高周波ノイズに対しては如何に対処すればいいのでしょう？さてさて、そこは世の中うまくできているもので、実は高周波専門のノイズキラーが存在するのです。それが本論であるフェライトコアです。作図の関係で角筒の絵になっていますが、実際のフェライトコアの形状は円筒です。ノイズ対策の一般論はノイズをアース（FG）に流すことですが、フェライトコアはアースに流すのではなく、ノイズを熱に変換して除去します。

フェライトコアを取付けたシールド線に高周波電流が流れると、それによって発生した磁界がフェライトに集まり、フェライト内に磁束φを作ります。この磁束φに対するインピーダンスがフェライトコアのインピーダンス（Ω）であり次式で表されます。

Z＝R＋ｊX （R：磁束φに対する抵抗性分、X：磁束φに対するリアクタンス成分）

このリアクタンスXと抵抗Rの値はフェライトコアの透磁率μ（ミュー）と磁束φの周波数によって決まります。一般に、透磁率μは複素数　μ＝μ’-jμ”　で表され、虚部のμ”は低周波では非常に小さく（磁束φが直流の場合μ”＝0）、1MHzを超える辺りから顕著に現れてきます。そして、XおよびRのμとの関係を単純化して表せば

リアクタンスXは　X＝ωμ’抵抗Rは　R＝ωμ”となります。

添付の特性図は村田製作所製の代表的なフェライトコアの特性です。
http://www.murata.co.jp/products/emc/basic/ferrite/reason.html

透磁率μ’は3MHz辺りから急峻に低減し、μ”はほぼ1MHzから急上昇しその後なだらかに低下しています。これにともない、フェライトコアのインピーダンスは、200MHz以上はほとんどR成分のみになっています。

Z＝R＋jXより、リアクタンス成分Xは磁束φと90°の位相差の関係にあり、力率がゼロとなり磁気損失は生じません。これに対し、抵抗成分Rは磁束φと同相であるため、(φ^2)Rの磁気損失が発生し、結果として高周波ノイズは熱消費されるのです。一般に、フェライトコアがノイズ除去に有効とされる周波数は30MHz～1GHzと言われています。

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555を使ったPWMコントローラ

タイマーIC、555を2個使ってPWMコントローラを作ってみました。また、PWMの波形をオシロで見るだけではあまりおもしろくないので、PWM出力によってDCモータの回転制御（チョッパ制御）をやってみようというオマケ付です。

左の555が無安定マルチとして動作し、約590Hzの矩形波を出力します。LOパルスの幅は4.7μsecであり、負論理のディユーティー比は約0.3%です。このLOパルスのダウンエッジが、右のワンショットマルチの2番pinをトリガします。右の555はこれによりHIパルスを出力しますが、パルス幅は、トリガ時に放電された0.01μが100kΩを経て再充電され、充電電圧がCMP1のマイナス端子電圧（5番pin：CNT）に達するまで継続します。よってこの5番pinの電圧を外部から変化させることにより、パルス幅（パルス長）を自由にコントロールすることができます（無安定マルチの周期以内）。この外部調整機構が200kΩの可変抵抗器です。このメカニズムによって周波数を変えずにパルス幅のみ変化する波形、すなわちPWMを実現させています。

このPWMの波形をDCモータの端子に直接接続すれば、モータ電流がディジタル的にオンオフすることになります。これでもモータは回転し、回転速度の調整もできますが、電流の急激な変化は多くの意味で好ましいものではありません。よって直列インダクタ（MSL）とフライホイールダイオード（FWD）を接続することにより、トランジスタがオフスイッチングしてもモータに電流が流れ続け、ほぼ直流電流制御ができるようになります。

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