今日FPGAで学んだこと（１０）CからVerilogなどへ書き換えるための手順

CからVerilogなどのFPGA用HDLに書き換えるための手順について学んできたのでメモメモ

要するに、Cでも、状態遷移に持っていけば、FPGAのステートマシンで記述できる。
なんだけど、Cには、独特な部分があって（ポインタとか）それを、きれいきれい
にしてからでないと・・・とかいうお話。

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■CからVerilogなどへ書き換えるための手順

（１）アルゴリズムリファインメント
　　　　　→ハードウェア向きへの変更

　　・ポインタ→インデックスへ
　　　　　領域がどこまで増えるか
　　　　　伝搬性
　　　　　構造体のポインタ
　　　　　キャスト
　　　　　アドレス変換

　　・配列→メモリにマッピング
　　　　　　（配列へのアクセスを減らす）

　　・関数→最適化
　　・演算子→最適化（式の変換）
　　・５００ステップぐらいにわける
　　・並列性、順次性のみきわめ
　　　　ビヘイビアパラレル、ビヘイビアパイプライン
　　　　　　→シーケンスグラフ
　　・固定小数点（後述）

（２）アーキテクチャリファインメント

　　回路サイズ、周波数、消費サイクル、消費電力などで決まる

　　固定したアーキテクチャにすると、楽

　　・外部インターフェースは決まっている
　　　　→一般性をもたせる
　　　　→方法：ハンドシェーク

　　・内部
　　　　ステートマシン、レジスタ、パイプライン、ブロックメモリ
　　　　マクロ

　　（２－１）システムレベルの関数を考える
　　　　　依存性を考慮する

　　（２－２）それを細分化し、
　　　　　　ファンクション内のブロックレベルのシーケンス
　　　　　　★プロセス化、モジュール化

　　（２－３）トレードオフをどうするか考える
　　　　　周波数と速度
　　　　　周波数とサイクル
　　　　→これを考えやすくするため、コードサイズを５００行ぐらいにわけている
　　　　　　★メモリアーキテクチャの検討

　　（２－４）ブロック内のスケジューリング
　　　　　　★性能解析情報とプロセス間スケジューリング

　　（２－５）ステートマシンの作成

（３）ＲＴＬの作成
　　　・時間に関係ないアルゴリズム

　　　・時間軸を入れる

　　　・バスサイクル→サイクルを考慮し

　　　・ＲＴＬへ
　　　　　状態遷移図→ステートマシンへ

（４）ＲＴＬの検証

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■固定小数点化

・対象とする入出力データ確認

・テストベンチ作成

・対象とするデータは・・・
　　　・ダイナミックレンジの確認
　　　・最大値と最小値の確認

・整数部と小数部の決定
　　　→最大値、最小値がわかれば、整数の桁数はわかる
　　　　ダイナミックレンジと整数の桁数から小数の桁数は
　　　　決定する

・書き換え

※ポイント
　掛算、割算、三角関数→有効桁数の問題が出るのは・・