ラッツ発生の理由

昨日の問い合わせについて返事をいただきました

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解決しました。
有難う御座いました。

内層のパターン（1.5ｍｍ）に繋がるべきパスコンのレイヤーＳＷがＯＦＦでした。

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要はパターンは繋いでいるのだけど
ＰＡＤの内層接続がされていなかった　という事です
ＴＯＰ２層のパターンがＰＡＤに入っていても
該当ＰＡＤの層ＳＷ　ＴＯＰ２　が　ＯＮになっていないと
接続とみなさないというルールに拠るものです

これはＰＡＤ（ＶＩＡ）を面実装ＰＡＤとするか　貫通とするか
ビルドアップとするか　ＩＶＨとするかの
判断基準ですね
他のＣＡＤの事は知りませんが　このＣＡＤの場合
層ＳＷのＯＮ／ＯＦＦで判断します
それはエデターでも強引に直せるもので
直したデータを読み込めば　ＣＡＤではそれと認識します

ＰＲＯＴＥ＊を使っている知り合いが
ビルドアップ基板を設計したのだが
ＶＩＡが関係ない層に出て　基板不良になってしまった　と
言っていました
直し方が解らない．．とも
ＣＳＩ４の場合　ビルドＶＩＡは対応できるようですが
発生仕方　直し方がついぞ　わかりませんでした
（メンテ払ってねえため？　そりゃ　すいません）