入射光、出射光

WO2005069081
"4. The polarization-modulating optical element according to one of the claims 1 to 3, wherein the polarization- modulating optical element transforms an entering light bundle with a first linear polarization distribution into an exiting light bundle with a second linear polarization distribution, and wherein the first linear polarization distribution is different from the second linear polarization distribution. "

4. 前記偏光変調光学素子は、第１の直線偏光分布を有する入射光束を、第２の直線偏光分布を有する出射光束に変換し、前記第１の直線偏光分布は前記第２の直線偏光分布と異なる、請求項１から３までのいずれか１項記載の偏光変調光学素子。

US2015126905
"1. An optical ferrule, comprising: 
an upper wall; 
a bottom wall on the opposite side as the upper wall; 
a pair of side walls that face each other and connect the upper wall and the bottom wall, such that a guide opening is formed on an inside thereof together with the upper wall and the bottom wall; 
a guide part that extends forward from the upper wall and the guide opening; and 
an optical coupler provided on an upper surface of the upper wall; 
the optical coupler having a waveguide aligning part that aligns and holds an optical waveguide, and a light direction converter; 
the light direction converter comprising: 
an entrance surface that receives incoming light from the optical waveguide that is aligned and arranged by the waveguide aligning part; 
a light direction converting surface that receives light from the entrance surface propagated along an incoming axis, and reflects the received light, wherein the reflected light is propagated by the light direction converting surface along a direction converted axis that is different from the incoming axis; and an exit surface that receives light from the light direction converting surface and propagates the received light along an outgoing axis, and transmits the light as outgoing light emitted from the optical ferrule; 
the optical ferrule having an integrated structure. "

1. 上壁と、 
前記上壁と反対側の底壁と、 
前記上壁及び前記底壁と共に内側にガイド開口部を形成するように、互いに向かい合い、かつ前記上壁と前記底壁とを接続する一対の側壁と、 
前記上壁及び前記ガイド開口部から前方に延出するガイド部と、 
前記上壁の上面上に設けられた光結合器と、を備える光フェルールであって、 
前記光結合器は、光導波路を整列させて保持する導波路整列部と、光方向変換器と、を有し、 
前記光方向変換器は、 
前記導波路整列部によって整列及び配置される前記光導波路からの入射光を受光する入射面と、 
入射軸に沿って伝搬された前記入射面からの光を受光し、かつ前記受光した光を反射する光方向変換面であって、前記反射光は、前記光方向変換面によって、前記入射軸と異なる方向変換された軸に沿って伝搬される、光方向変換面と、 
前記光方向変換面からの光を受光し、前記受光した光を出射軸に沿って伝搬し、かつ前記光を、前記光フェルールから放射された出射光として伝送する、出射面と、を含み、 
前記光フェルールは一体構造を有する、光フェルール。 

US2010328561
"7. 7. The stereoscopic projection system of claim 1, further comprising: 
a wavelength selective polarization filter located on one of the input light path and intermediate light path.

8. 8. The stereoscopic projection system of claim 1, further comprising a quarter wave plate located on an output light path."

【請求項７】

  前記入射光路及び中間光路のどちらか１つに位置する波長選択偏光フィルタを更に備える請求項１に記載の立体視投影システム。

【請求項８】

  出射光路に位置する４分の１波長板を更に備える請求項１に記載の立体視投影システム。

US2015185469
"Fig. 2 shows a side view of a lighting system, e.g. a digital projector unit 140, with a light guide 4070 which is adapted for converting incident light 1300 in such a way that the emitted light 1700 is in the yellow and/or orange wavelength range, i.e. roughly in the wavelength range of 560 nm to 600 nm. The light guide 4070 may e.g. be provided as a transparent garnet made of ceramic materials such as Ce-doped (Lu,Gd)3Al50i2, (Y,Gd)3Al50i2or (Y,Tb)3Al50i2. With higher Ce-content and/or higher substitution levels of e.g. Gd and/or Tb in favor of Ce, the spectral distribution of the light emitted by the light guide can be shifted to higher wavelengths. In an embodiment, the light guide 4070 is fully transparent."

図２は、出射光１７００が黄色及び／又は橙色の波長範囲内、すなわち、約５６０ｎｍ～６００ｎｍの波長範囲内になるよう入射光１３００を変換するよう適合される導光体４０７０を備えた照明システム、例えばデジタルプロジェクタユニット１４０の側面図を示す。導光体４０７０は、例えば、Ｃｅドープ（Ｌｕ，Ｇｄ）３Ａｌ５Ｏ１２、（Ｙ，Ｇｄ）３Ａｌ５Ｏ１２、又は（Ｙ，Ｔｂ）３Ａｌ５Ｏ１２等のセラミック材料からなる透明なガーネットとして提供され得る。Ｃｅ含有量が多い場合、並びに／又は、例えばＣｅによるＧｄ及び／若しくはＴｂの置換度が高い場合、導光体の発光のスペクトル分布はより高い波長にシフトし得る。一実施形態では、導光体４０７０は完全に透明である。

WO2015175123
"[0040] In the example of FIG. 2, the waveguide 116 corresponds to a multi-core waveguide that includes multiple cores (e.g., multiple channels to independently and simultaneously transmit multiple optical signals between device components, such as the electro-optical transceiver devices 102, 122). The multiple cores may include one or more cores configured to receive outgoing optical signals from a device (or "outgoing cores," such as outgoing cores 206). The multiple cores may include one or more cores configured to receive incoming optical signals from the device (or "incoming cores," such as incoming cores 210). "


[0029] 図２の例では、導波路１１６は、（たとえば、電気光学トランシーバデバイス１０２、１２２など、デバイス構成要素間に複数の光信号を別個に、および同時に送信するための複数のチャネルなど）複数のコアを含むマルチコア導波路に対応する。複数のコアは、デバイス（またはたとえば出射コア２０６などの「出射コア」）から出射光信号を受信するように構成された１つもしくは複数のコアを含み得る。複数のコアは、デバイス（またはたとえば入射コア２１０などの「入射コア」）から入射光信号を受信するように構成された１つもしくは複数のコアを含み得る。 

US2015233703
"[0083] As shown, the amplitude of the pulses in the output electrical signal 1199 is initially lower toward at time t=0 due to the distribution of the input light 1012a (as exhibited by intensity profile 1000, which has a lower intensity toward the edges 1026a, 1026b of the spatial filter 1026. The amplitude of the pulses increases for a time period due to the increase in the intensity of the input light 1012a (as illustrated by intensity profile 1000) before falling in region 1180 due to the decreased mask feature length of the more light-transmissive regions 1070a (FIG. 6A) in the center region of the spatial filter 1026 which corresponds to region 1180 of the electrical signal 1199. Due to the symmetry of the input light 1012a and the mask pattern 1074a and 1074b around the mask center, the electrical output signal is also roughly symmetric around the mask center. The amplitude of the output electrical signal 1199 initially increases in the time period after the region 1180 due to the gradual increase in the mask feature length of the more light-transmissive regions 1070a (FIG. 6). After increasing for a time period, the amplitude of the output electrical signal 1199 eventually decreases and finally becomes zero due to a decrease in intensity of light as shown by intensity profile 1000. The dual portion mask shown in FIG. 10 is particularly useful to increase signal to noise ratio (SNR) in the signal when a light source having a Gaussian distribution is used because the mask features are largest where the intensity of light is smallest and the mask features are smallest where the intensity of light is greatest. "


[0060] 示されるように、出力電気信号１１９９におけるパルスの振幅は、（強度プロファイル１０００によって示されるように）空間フィルタ１０２６の端縁１０２６ａ、１０２６ｂに向かって低い強度を有する入射光１０１２ａの分布に起因して時刻ｔ＝０において最初に低くなる。パルスの振幅は、電気信号１１９９の領域１１８０に対応する空間フィルタ１０２６の中央領域におけるより高い光透過性領域１０７０ａ（図６Ａ）の減少したマスク特徴の長さに起因して領域１１８０に落ちる前に（強度プロファイル１０００によって図示されるように）入射光１０１２ａの強度の増加に起因して期間について増加する。入射光１０１２ａ並びにマスク中央まわりのマスクパターン１０７４ａ及び１０７４ｂの対称性に起因して、電気出力信号はまた、マスク中央まわりでほぼ対称である。出力電気信号１１９９の振幅は、より高い光透過性領域１０７０ａ（図６）のマスク特徴の長さが徐々に増加するのに起因して、領域１１８０の後の期間において最初に増加する。期間についての増加後に、出力電気信号１１９９の振幅は、最終的に減少し、強度プロファイル１０００によって示されるような光の強度の減少に起因して最後にゼロになる。図１０に示されるデュアル部分マスクは、光の強度が最小である場合にマスク特徴が最大であり且つ光の強度が最大である場合にマスク特徴が最小であることから、ガウシアン分布を有する光源が使用されるとき、信号における信号対雑音比（ＳＮＲ）を増加させるために特に有用である。 

"[0040] In some cases, the light source 112 may comprise a conventional light emitting diode (LED) source or a resonant cavity LED (RC-LED) source. If desired, the light source may incorporate one or more filters to narrow or otherwise tailor the spectrum of the resultant output light. Whichever type of light source is selected, the spectral makeup or composition of the excitation light emitted by the source 112 is preferably tailored to excite, scatter, or otherwise cause emanation of light from at least some of the objects that may be present in the sample, as discussed further below."


[0017] いくつかの場合において、光源１１２は、従来の発光ダイオード（ＬＥＤ）光源又は共振空洞ＬＥＤ（ＲＣ−ＬＥＤ）光源を含むことができる。必要に応じて、光源は、結果の出射光のスペクトルを狭くするか又は調整するための１つ以上のフィルタを組み込むことができる。どんな種類の光源でも選択され、光源１１２によって照射された励起光のスペクトル構成又は要素は、好ましくは、以下にさらに説明されるように、励起、散乱、又は、試料中に存在することができる物体の少なくとも一部からの光の放射を引き起こすように調整される。 

US2010315833
"[0176] Wide angle light beam 36 is output from coupling optic 14, in this example a rectangular etendue-preserving angle-transforming (RAT) reflector with an etendue-preserving angular distribution in each of its two orthogonal output meridians (XY and ZY) that's chosen to maximize the efficiency of input coupling to input face 16 of transparent light guiding bar 18 while also maximizing the spatial uniformity of output brightness produced along the length of the bar's output edge (or face) 8. The light guiding bar's resulting far-field output beam 38 (shown symbolically as a pyramidal solid) is well collimated in the horizontal XY meridian by action of the present invention, and as such achieves a reduced angular width 40 (also referred to as a reduced angular extent), designated as +/−θY (2 θY full angle). Angular distribution of output light 38 in the orthogonal ZX meridian is substantially unchanged by its passage through light guiding bar 18 and retains the original wide angle input beam 36 characteristic of coupling optic 14 in its vertical ZY meridian, in this case a RAT reflector. Angular cone 42 in this vertical ZX meridian is arranged to achieve the most efficient optical coupling of light passing from output edge 8 and into input edge 25 of corresponding light guiding plate 9. Input angle 42 is also chosen to achieve the highest spatial uniformity of the output light extracted across the component's full output aperture surface 11, as will be explained in more detail further below. As input light cone 38 enters through the input edge 25 of light distributing optic 9, it undergoes total internal reflection within plate 28. The angular width of light flowing in the plate's horizontal XY plane is represented symbolically by internal beam cross-section 43, and retains the angular extent 40 of the incoming light in this meridian. The angular relationship between this horizontal light in the air surrounding light distributing optic 9 and the corresponding light within in the medium of plate 28 is simply Sin(θY)=n Sin(θYY) with n being the refractive index of transparent light guiding plate 28. "


[0043] 広角光ビーム３６は、結合光学部品１４、この実施例では、長方形のエタンデュ保存角度変更（ＲＡＴ）リフレクタから出力され、２本の直交する出力経線（ＸＹおよびＺＹ）のそれぞれにおけるエタンデュ保存角度分布は、透過性の光ガイドバー１８の入力面１６に結合する入力の効率を最大にし、バーの出力エッジ（つまり面）８の長さに沿って生成された出力輝度の空間的均一性も最大にするように選択される。光ガイドバーの得られるファーフィールド出力ビーム３８（角錐体で象徴的に示される）は、本発明の作用により水平ＸＹ経線においてよくコリメートされ、したがって、＋／−θY（最大角度２θY）で示される低減された角度幅４０（低減された角度範囲とも呼ばれる）が実現される。直交するＺＸ経線における出力光３８の角度分布は、光ガイドバー１８を通ることによって実質的には変わらず、垂直ＺＹ経線における結合光学部品１４（この場合はＲＡＴリフレクタ）の特性である、元来の広角入力ビーム３６を保つ。この垂直ＺＸ経線における角錐４２は、出力エッジ８から対応する光ガイドプレート９の入力エッジ２５へと出射光の最も効率的な光学結合を達成するように構成される。入力角４２はまた、以下にさらに詳しく説明されるように、コンポーネントの出力アパーチャ表面１１全体にわたって抽出された出力光の最も高い空間的均一性を達成するように選択される。入力光錐３８が光分配光学部品９の入力エッジ２５を通って入射すると、プレート２８内で全内部反射を受ける。そのプレートの水平ＸＹ面内に流れる光の角度幅は、内側のビームの断面４３で象徴的に表され、この経線における入射光の角度範囲４０を保つ。光分配光学部品９を取り囲む空中におけるこの水平の光とプレート２８の中間における対応する光との角度関係は、単純に、Ｓｉｎ（θY）＝ｎ・Ｓｉｎ（θYY）であり、ｎは透過性の光ガイドプレート２８の屈折率である。 

US2007144837
(Ab)
"The invention relates to an apparatus for measuring light and a luminaire comprising the apparatus. The apparatus measures light from a first light emitting device located in a first position and comprises a light transmissive device having at least three surfaces: a first surface, a second surface and a third surface; and a photo sensor. The first surface is arranged for incoming light from the first position, the second surface is arranged for reflecting incident light within the light transmissive device and the third surface is arranged such that outgoing light incides onto the photo sensor."

本発明は、光を測定する装置及び光を測定する装置を有する照明器具に関する。当該装置は、第１位置に配置される第１発光装置からの光を測定し、且つ、第１表面、第２表面及び第３表面の少なくとも３つの表面を有する光透過装置と、光センサと、を備える。第１表面は、第１位置からの入来する光のために構成され、第２表面は、光透過装置内において入射光を反射させるように構成され、第３表面は、出射光が前記光センサへ入射するように構成される。

ロードロック

US2018224500
"[0001] During semiconductor processing of substrates, it is necessary to transport substrates into and out of semiconductor processing chambers, which is typically done with a wafer handling robot of some type. As used herein, the terms “wafer” and “substrate” are used interchangeably and may be used to refer to semiconductor or glass substrates. A typical wafer handling robot may have a multi-joint arm that is configured to independently extend, retract, rotate and, in many cases, raise and lower so as to transport substrates between one or more semiconductor processing chambers, or a loadlock of a transfer chamber leading to one or more semiconductor processing chambers, and one or more load ports or load stations. Such a wafer handling robot may include a thin, blade- or spatula-like end effector that may be positioned beneath a substrate and that has a plurality of contact pads or other points configured to contact the underside or edge of the substrate when the end effector is raised up into contact with the substrate. The end effector is typically designed to only contact the substrate at these locations to reduce the amount of contact between the end effector and the substrate, thereby lessening the opportunities for particulate generation and damage to the substrate. "

「[0002] 基板の半導体処理の際、基板を搬送し半導体処理チャンバに対して出入りさせる必要があり、これは、通常、何らかのタイプのウエハハンドリング（操作）ロボットによってなされる。本書で使用される「ウエハ」及び「基板」という用語は、区別なく使用され、半導体基板又はガラス基板に言及するために使用されてよい。通常のウエハハンドリングロボットは、１つ以上の半導体処理チャンバの間で、又は当該１つ以上の半導体処理チャンバに通じる移送チャンバのロードロックと１つ以上のロードポート又はロードステーションとの間で基板を搬送するために、それぞれ独立に伸長する、後退する、回転する、及び多くの事例では昇降するように構成された多関節アームを有していてよい。このようなウエハハンドリングロボットは、薄い刃状又はスパチュラ状のエンドエフェクタを含んでいてよく、このようなエンドエフェクタは、基板の下に位置決めされてよく、エンドエフェクタが基板に接触するように上昇されるときに基板の裏側又は縁に接触するように構成された複数の接触パッド又は接触地点を有する。エンドエフェクタは、エンドエフェクタと基板との間の接触の量を減らしそれによって微粒子の生成及び基板の損傷の可能性を抑えるために、通常は、これらの場所でのみ基板に接触するように設計される。」

US2016133489
"within the processing system 100. The processing system 100 includes a process station 122, an isolation region 104, and a load lock station 108. The process station 122, the isolation region 104, and the load lock station 108 are connected to form a continuous vacuum tight platform 110. 

[0027] A pump system 120 is coupled to the load lock station 108, the process station 122, and the isolation region 104. The pump system 120 controls the pressure within the processing system 100. The pump system 120 may be utilized to pump down and vent the load lock station 108 as needed to facilitate entry and removal of substrates from the vacuum tight platform 110. "

「[0011] 図１は、処理システム１００内で、シーケンシャルに、基板上に膜を堆積させ、トリートメントするのに適切なシーケンシャルな処理システム１００を模式的に示す。処理システム１００は、処理ステーション１２２、分離領域１０４、及びロードロックステーション１０８を含む。処理ステーション１２２、分離領域１０４、及びロードロックステーション１０８は、接続されて、連続的な真空密閉プラットフォーム１１０を形成する。 

[0012] ポンプシステム１２０が、ロードロックステーション１０８、処理ステーション１２２、及び分離領域１０４に連結される。ポンプシステム１２０は、処理システム１００内の圧力を制御する。ポンプシステム１２０は、真空密閉プラットフォーム１１０への基板の搬入及び搬出を容易にする必要に応じて、ロードロックステーション１０８をポンプダウンし排気するために使用され得る。 」

US2016225646
"[0036] FIGS. 3A-3B illustrates an isometric view and top plan view, respectively, of an example embodiment of the transfer chamber 102 including an interface unit 302 coupled to the transfer chamber 102, in accordance with embodiments provided herein. The interface unit 302 is configured to allow the transfer chamber 102 to interface with up to three load locks (e.g., single or batch load locks, stacked load locks, or the like). All or a portion of the up to three load locks may be formed by the interface unit 302 in some embodiments. Furthermore, in some embodiments, a degas or other processing chamber (not shown) may be positioned above (or within) the interface unit 302, such as above (or within) load lock chambers 304a and/or 304b. Rear openings 305a-305c allow transfer of substrates between factory interface 106 and interface unit 302. Interface unit 302 may be coupled to the first set of sides 104a-104c and to the factory interface 106 by any suitable means such as fasteners (e.g., bolts, screws, or the like). "

「[0026] 図３Ａ〜３Ｂはそれぞれ、本明細書の実施形態による、移送チャンバ１０２に連結されたインターフェースユニット３０２を含む、移送チャンバ１０２の例示的実施形態の等角図及び上面図である。インターフェースユニット３０２は、移送チャンバ１０２が３以下のロードロック（例えばシングルまたは、バッチ、積層ロードロック、その他）とのインターフェースとなることを可能にするように構成される。３以下のロードロックの一部または全部は、幾つかの実施形態においては、インターフェースユニット３０２によって形成され得る。さらに、幾つかの実施形態においては、ガス抜きまたは他の処理チャンバ（図示せず）は、例えばロードロックチャンバ３０４ａ及び／または３０４ｂの上方（または内部）のように、インターフェースユニット３０２の上方（または内部）に配置され得る。後部開口部３０５ａ〜３０５ｃによって、ファクトリインターフェース１０６とインターフェースユニット３０２との間の基板の移送が可能になる。インターフェースユニット３０２は、ファスナ（例えばボルト、スクリューなど）といった任意の好適な手段によって、第１組の側面１０４ａ〜１０４ｃ及びファクトリインターフェース１０６に連結され得る。 」

捺染（なっせん）剤

EP3366727(JP)
"1. A textile printing agent, comprising a polyhalogenated metallophthalocyanine pigment or a diketopyrrolopyrrole pigment; water; an organic solvent; a binder resin; and, as a pigment dispersant, a polymer (A) having an anionic group, a solubility in water of 0.1 g/100 ml or less, and a number average molecular weight of 1,000 to 6,000, wherein the polymer (A) forms fine particles in water when the polymer (A) is neutralized such that the neutralization rate of the anionic group by a basic compound is 100%."

「1. ポリハロゲン化金属フタロシアニン顔料またはジケトピロロピロール顔料と、水と、有機溶剤と、バインダー樹脂と、顔料分散剤として、アニオン性基を有し、水への溶解度が０．１ｇ／１００ｍｌ以下であり、且つ、前記アニオン性基の塩基性化合物による中和率を１００％にしたときに水中で微粒子を形成する、数平均分子量が１０００〜６０００の範囲内であるポリマー（Ａ）を含有することを特徴とする捺染剤。」

US2018208787(JP)
"[0230] Examples of the coloring composition that uses an aqueous pigment dispersion obtainable by the invention include aqueous coating materials for automobiles, coated steel panels, construction materials, and canisters; textile printing agents for dyeing fabrics; aqueous inks such as gravure inks and flexographic inks; inks for writing instruments such as aqueous ballpoint pens, fountain pens, aqueous felt-tipped pens, and aqueous markers; aqueous recording liquids for on-demand type inkjet printers such as a BUBBLEJET (registered trademark) method, a thermal jet method, and a piezoelectric method; and dispersions for color filters that are used in liquid crystal TV sets, laptop type computers, and the like. However, the use of the coloring composition is not limited to these applications. "

「[0092] 本発明で得られる水性顔料分散液を用いた着色組成物としては、例えば、自動車、塗装鋼板、建材、缶等の水性塗料、繊維を染色する捺染剤、グラビアインキ、フレキソインキ等の水性インキ、水性ボールペン、万年筆、水性サインペン、水性マーカー等の筆記具用インキ、バブルジェット（登録商標）方式、サーマルジェット方式、ピエゾ方式等のオンデマンドタイプのインクジェットプリンター用の水性記録液、液晶テレビ、ラップトップ型のパソコン等に使用されるカラーフィルター用の分散液等が挙げられるが、これらの用途に限定されるものではない」

頭外定位

US8041040(JP)
"Meanwhile, reflected sound gain control section 102 outputs to virtual reflected sound generating section 150 reflected sound gain control section output audio signal 194 controlled to be the sound pressure of the virtual reflected sound according to the distance when the sound is listened to with headphones. Based on reflected sound gain control section output audio signal 194, virtual reflected sound generating section 150 generates a virtual reflected sound by an acoustic characteristic filter of a given space and controls outside-head localization when the sound is listened to with headphones. "

「[0058] 一方、反射音ゲイン制御部１０２からは、ヘッドホン試聴時に距離に応じた仮想反射音の音圧に制御された反射音ゲイン制御部出力オーディオ信号１９４が、仮想反射音発生部１５０に出力される。仮想反射音発生部１５０では、反射音ゲイン制御部出力オーディオ信号１９４を基に、ある空間の音響特性フィルタによって仮想の反射音を発生し、ヘッドホン試聴時の頭外定位を制御する。 」

US2016345116
"[0006] Early headphone virtualizers applied a head-related transfer function (HRTF) to convey spatial information in binaural rendering. A HRTF is a set of direction- and distance-dependent filter pairs that characterize how sound transmits from a specific point in space (sound source location) to both ears of a listener in an anechoic environment. Essential spatial cues such as the interaural time difference (ITD), interaural level difference (ILD), head shadowing effect, spectral peaks and notches due to shoulder and pinna reflections, can be perceived in the rendered HRTF-filtered binaural content. Due to the constraint of human head size, the HRTFs do not provide sufficient or robust cues regarding source distance beyond roughly one meter. As a result, virtualizers based solely on a HRTF usually do not achieve good externalization or perceived distance. "

「[0003] 初期のヘッドフォン仮想化器は、バイノーラル・レンダリングにおける空間的情報を伝えるために頭部伝達関数（HRTF: head-related transfer function）を適用した。HRTFは、無響環境において空間内の特定の点（音源位置）から聴取者の両耳に音がどのように伝わるかを特徴付ける方向および距離依存のフィルタ対の集合である。両耳間時間差（ITD: interaural time difference）、両耳間レベル差（ILD: interaural level difference）、頭のシャドーイング効果（head shadowing effect）、肩および耳介反射に起因するスペクトルのピークおよびノッチといった本質的な空間的手がかりが、レンダリングされるHRTFフィルタリングされたバイノーラル・コンテンツにおいて知覚されることができる。人間の頭のサイズの制約条件のため、HRTFは、ほぼ1メートルより先の源距離に関しては十分または堅牢な手がかりを提供しない。結果として、HRTFのみに基づく仮想化器は通例、良好な頭外定位または知覚される距離を達成しない。 」

US2018035233
"[0005] However, a drawback of this approach is that physical room BRIRs can modify the signal to be rendered in undesired ways. When BRIRs are designed with adherence to the laws of room acoustics, some of the perceptual cues that lead to a sense of externalization, such as spectral combing and long T60 times, also cause side-effects such as sound coloration and time smearing. In fact, even top-quality listening rooms will impart some side-effects to the rendered output signal that are not desirable for headphone reproduction. Furthermore, the compelling listening experience that can be achieved during listening to binaural content in the actual measurement room is rarely achieved during listening to the same content in other environments (rooms)."

「[0005] しかしながら、このアプローチの欠点は、物理的な部屋BRIRが、レンダリングされるべき信号を、望まれない仕方で修正することがあるということである。BRIRが部屋音響の法則に従って設計されるとき、スペクトル・コーミング（spectral combing）および長いT60時間のような頭外定位の感覚につながる知覚的な手がかりのいくつかは、音の色づけ（sound coloration）および時間ぼかし（time smearing）のような副作用をも引き起こす。実のところ、最高品質の聴取室でさえ、ヘッドフォン再生のために望ましくないいくらかの副作用を、レンダリングされた出力信号に付与する。さらに、実際の測定室においてバイノーラル・コンテンツを聴いている間に達成できる説得力のある聴取経験が、他の環境（部屋）で同じコンテンツを聴いている間に達成されることはめったにない。 」

WO2007080225
"It is generally known that for headphones reproduction artificial spatialization can be performed by HRTF (Head Related Transfer Function) filtering, which produces binaural signals for the listener's left and right ear. Sound source signals are filtered with filters derived from the HRTFs corresponding to their direction of origin. A HRTF is the transfer function measured from a sound source in free field to the ear of a human or an artificial head, divided by the transfer function to a microphone replacing the head and placed in the middle of the head. Artificial room effect (e.g. early reflections and/or late reverberation) can be added to the spatialized signals to improve source externalization and naturalness."

「ヘッドフォンの再生に関し、リスナーの左耳および右耳用のバイノーラル信号を生成する頭部伝達関数（Head Related Transfer Function; HRTF）フィルタリングによって、人工的に空間化を行うことができることは一般的に知られている。音源信号は、その音源の方向に対応するHRTFから得られるフィルタでフィルタリングされる。HRTFは、自由音場における音源から人間の耳または人工の頭部まで測定される伝達関数であり、頭部と置換され、かつ頭部の中に配置されるマイクに対する伝達関数によって割られる。人工的室内効果（例えば、早期反射および／または後期残響）を空間化信号に加えることによって、音源の外在化（Externalization）および自然性（Naturalness）を改善できる。」

"According to an embodiment, in order to enhance the externalization, i.e. out-of-the-head localization, of the binaural signal, a moderate room response can be added to the binaural signal. For that purpose, the decoder may comprise a reverberation unit, located preferably between the summing units 316, 318 and the IFFT units 320, 322. The added room response imitates the effect of the room in a loudspeaker listening situation. The reverberation time needed is, however, short enough such that computational complexity is not remarkably increased."

「実施形態によっては、バイノーラル信号の外在化、つまり頭外定位を向上させるために、適度な室内応答をバイノーラル信号に加えることが可能である。そのために、復号器は、残響部を備えてもよい。この残響部は、加算部316、318とIFFT部320、322の間に位置することが好ましい。付加された室内応答は、スピーカリスニング状況における室内効果を模倣する。しかしながら、必要とされる残響時間は、計算複雑性が顕著に増加しないように十分短くする。」

WO2016046152
"[0002] A number of algorithms exist on the market for binaural playback of audio content over earphones. They are based on synthetic binaural room impulse responses (BRIR), which means they are based on generalized head-related transfer functions (HRTF) such as standard dummy heads or generalized functions from a large HRTF database. In addition, some algorithms allow users to select the most suitable BRIR from a given set of BRIRs. Such options can improve the listening quality; they include externalization and out-of-head localization, but individualization (for example, head shadowing, shoulder reflections or the pinna effect) is missing from the signal processing chain. Pinna information especially is as unique as a fingerprint. The addition of individualization by way of a personal BRIR can increase naturalness."

「イヤホーンを介して音声コンテンツをバイノーラル再生するための多くのアルゴリズムが、市場に存在する。それらのアルゴリズムは、合成バイノーラル室内インパルス応答（ＢＲＩＲ）に基づいており、それは、アルゴリズムが、大きい頭部伝達関数（ＨＲＴＦ）データベースの標準的なダミーヘッドまたは一般的な関数等、一般的なＨＲＴＦに基づいていることを意味する。さらに、一部のアルゴリズムは、ＢＲＩＲの所与のセットから最も適切なＢＲＩＲをユーザが選択するのを可能にする。このようなオプションによって、リスニング品質を向上させることができる。このようなオプションは、外在化及び頭外定位を含むが、個別化（例えば、頭部シャドーイング、肩反射または耳介効果）は、信号処理チェーンから抜けている。特に、耳介情報は、指紋と同様、一意である。個人のＢＲＩＲによる個別化を追加することによって、自然さを向上させることができる。」

 

レンチキュラーレンズ、ピッチ

US2016246900
"[0003] Optical materials have long been recognized as valued additions to secure articles (e.g., documents, labels, cards). These materials allow for a variety of self-authenticating optical effects thus rendering the secure article more resistant to counterfeiting. 

「[0003] 光学材料は、長い間、セキュア物品（たとえば、文書、ラベル、カード）への高く評価される付加物として認識されてきた。こうした材料は、様々な自己認証光学効果を可能にし、それによって、セキュア物品が偽造に対してより耐性を持つようにする。 」

[0004] By way of example, U.S. Pat. No. 7,333,268 to Steenblik et al. depicts a security device in the form of a micro-optic film material or structure that employs a regular two-dimensional array of lenses to enlarge micro-images. The film material or structure comprises: (a) one or more optical spacers; (b) an array of image icons positioned on one surface of the optical spacer; and (c) an array of microlenses positioned on an opposing surface of the optical spacer. The images projected by this film structure show a number of visual effects including orthoparallactic movement. 

「[0004] 一例として、Ｓｔｅｅｎｂｌｉｋらの米国特許第７３３３２６８号明細書は、レンズの規則的な２次元アレイを利用してマイクロ画像を拡大する、マイクロ光学フィルム材料または構造の形態のセキュリティデバイスを示している。このフィルム材料または構造は、（ａ）１つまたは複数の光学スペーサと、（ｂ）光学スペーサの１つの表面上に配置された画像アイコンのアレイと、（ｃ）光学スペーサの反対側の表面上に配置されたマイクロレンズのアレイとを備える。このフィルム構造によって投影される画像は、視差直交移動を含めて、いくつかの視覚効果を示す。」 

[0005] A common form of microlens enhanced surface that may be used with such film structures is a lenticular lens sheet. The lenticular lens sheet comprises a substrate with a top surface having a side-by-side array of substantially parallel refractive optical ridges (or substantially parallel reflective optical valleys) and with a bottom surface that is generally flat. 

「[0005] このようなフィルム構造に使用してよいマイクロレンズ強化表面の一般的な形態は、レンチキュラ・レンズ・シートである。レンチキュラ・レンズ・シートは、略平行な屈折光学的山部（または略平行な反射光学的谷部）の並列アレイを持つ上面を有し、略平坦な底面を有する、基材を備える。」 

[0006] As is well known to those skilled in the art, a most important factor when designing or selecting a micro-optic security device for the security protection of an article is the security device's resistance to simulation by attempts at all levels of sophistication. Resistance to simulation is best done with methods that remain simple and obvious enough for the public to continue to be the main line of defense. The use of simple lens arrays such as packed hexagonal, square spherical and parallel cylindrical (lenticular) arrays may invite attempts to simulate the complex optical effects using commercially available lens sheets. Lenticular lens sheets are readily available up to about 200 lenses per inch (LPI) or 79 lenses per centimeter (LPCM), and are greater than or equal to approximately 125 microns in total thickness. While the thickness of these commercial lenticular lens sheets is greater than the thickness of lens layers used in a majority of micro-optic security devices for article security, the resolution of these 200 LPI lenticular lens sheets may be sufficient to satisfy the observer. It has therefore been difficult in practice to provide a highly counterfeit-resistance micro-optic security device that utilizes a lenticular lens array. "

「[0006] 当業者にはよく知られているように、物品のセキュリティ保護用のマイクロ光学セキュリティデバイスを設計または選択する際に最も重要な要素は、あらゆるレベルの高度化の試みによる模倣に対するセキュリティデバイスの耐性である。模倣に対する耐性は、簡単でありながら、一般の人々が引き続き防御のメインラインとなるのに十分明白な方法によるのが一番良い。六方最密、方形球面、および平行シリンドリカル（レンチキュラ）アレイなどの単純なレンズアレイを使用すると、市販のレンズシートを使用して複雑な光学効果を模倣しようとする試みを引き起こす可能性がある。レンチキュラ・レンズ・シートは、約２００レンズ／インチ（ＬＰＩ）または７９レンズ／センチメートル（ＬＰＣＭ）まで簡単に入手でき、総厚約１２５ミクロン以上である。こうした市販のレンチキュラ・レンズ・シートの厚さは、物品セキュリティ用のマイクロ光学セキュリティデバイスの大部分に使用されるレンズ層の厚さよりも大きいが、このような２００ＬＰＩレンチキュラ・レンズ・シートの解像度は、見る人を満足させるのに十分である場合がある。 
[0007] したがって、実際には、レンチキュラ・レンズ・アレイを利用する高い偽造耐性を持つマイクロ光学セキュリティデバイスを提供することは困難であった。 」

"[0026] The secure lens sheet or layer of the present invention is made up of a plurality of joined fine lens arrays, each array being different in some way from adjacent or contiguous arrays. These differences can, for example, be orientation, lens pitch, or combinations thereof. Contemplated lens array embodiments include those made up of fine cylindrical (lenticular) lens arrays, fine non-cylindrical (e.g., spherical or aspherical) lens arrays, or a combination of both fine lenticular and fine non-cylindrical lens arrays. As noted above, it is also contemplated that individual lens arrays may have regular or irregular lens pitches. For example, a lens array may have a fixed lens pitch or it may have particular areas or zones within the array which have different pitches and/or the lens pitch may change gradually across all or part of the array. Each lens array of the plurality of joined fine lens arrays, which form the secure lens sheet or layer of the present invention, are disposed adjacent or contiguous to, or are disposed at least partially within another lens array. In one such embodiment, at least one lens array is fully disposed within another lens array, with all of its boundaries located within the boundaries of the other lens array. "

「[0022] 本発明のセキュア・レンズ・シートまたは層は、複数の結合微細レンズアレイで構成されており、各アレイは、隣接または連続するアレイとどこか異なっている。こうした違いは、たとえば、方向、レンズピッチ、またはこれらの組み合わせとすることができる。企図されるレンズアレイの実施形態は、微細シリンドリカル（レンチキュラ）・レンズ・アレイ、微細非シリンドリカル（たとえば、球面または非球面）・レンズ・アレイ、または、微細レンチキュラ・レンズ・アレイと微細非シリンドリカル・レンズ・アレイの両方の組み合わせで構成されているものを含む。上述のように、個々のレンズアレイが規則的または不規則なレンズピッチを有してよいことも企図されている。たとえば、レンズアレイは、一定のレンズピッチを有してもよく、または異なるピッチを有するアレイ内の特定の領域またはゾーンを有してもよく、かつ／または、レンズピッチは、アレイの全部または一部にわたって徐々に変化してもよい。本発明のセキュア・レンズ・シートまたは層を形成する複数の結合微細レンズアレイの各レンズアレイは、別のレンズアレイに隣接または連続して配置され、または別のレンズアレイ内に少なくとも部分的に配置される。１つのこのような実施形態では、少なくとも１つのレンズアレイが、その境界がすべて他方のレンズアレイの境界内に位置する状態で、別のレンズアレイ内に完全に配置される。」

WO2014070535
"[0015] The pixelated image source 102 may be formed of a matrix of pixels 116 in which each pixel 116 is made of a red sub-pixel 118a, a green sub-pixel 118b and a blue sub-pixel 118c. The matrix may be arranged in columns and rows extending along the pixel plane 104 where each column includes sub-pixels 118 of the same color and where the sub-pixels 118 are arranged in a sequence of red, green and blue along each of the rows. Each sub-pixel 118 may be surrounded by dark regions 120 such that the dark regions 120 fill the area between neighboring sub-pixels 118 and thus the remainder of the pixelated image source 102.

[0011] 画素化画像源１０２は、各画素１１６が、赤色サブ画素１１８ａ、緑色サブ画素１１８ｂ、及び青色サブ画素１１８ｃから作成される画素マトリックス１１６で形成されても良い。マトリックスは、画素面１０４であって各列が同じ色のサブ画素１１８を含み、且つサブ画素１１８が、行のそれぞれに沿って赤色、緑色及び青色のシーケンスで配置される画素面１０４に沿って延びる列及び行で配置されても良い。各サブ画素１１８は、暗領域１２０が、隣接するサブ画素１１８間のエリア及び従って画素化画像源１０２の残りを満たすように、暗領域１２０によって囲まれても良い。

[0016] The pixelated image source 102 with the aforementioned configuration may be described as having a sub-pixel duty factor of a given value which is calculated by dividing the width of a sub-pixel 118 by the pitch of a pixel 116 where the pitch is measured along the rows of the matrix. Generally, the pitch of a pixel 116 includes the space created by dark regions 120 present between sub-pixels 118. In one example, the sub-pixels 118 may be spaced apart by the dark regions 120 so that the sub-pixel duty factor of the pixelated image source 102 is 0.25 or 25%. 

[0012] 前述の構成を備えた画素化画像源１０２は、ピッチがマトリックスの行に沿って測定される画素１１６のピッチでサブ画素１１８の幅を割ることによって計算される所与の値のサブ画素デューティファクタを有するように説明されても良い。一般に、画素１１６のピッチは、サブ画素１１８間に存在する暗領域１２０によって生成されるスペースを含む。一例において、サブ画素１１８は、画素化画像源１０２のサブ画素デューティファクタが、０．２５即ち２５％であるように、暗領域１２０によって離間されても良い。 

[0017] Autostereoscopic display devices are configured such that the first eye 110 sees a first image component and the second eye 112 sees a second image component through each of the cylindrical lenses 122. Moreover, the eyes 110, 112 see sub-pixels 118 located along lines parallel to the cylindrical lenses 122. Specifically, in the conventional display device 100 of FIG. 1, the first eye 110 sees sub-pixels 118 located along a first line 124 (i.e., part of the first image component) and the second eye 112 sees sub-pixels located along a second line 126 (i.e., part of the second image component), located adjacent to the first line 124, through a single cylindrical lens 122 as illustrated in FIG. 2. As such, the lines 124, 126 may be termed lines of vision. 

[0013] 自動立体表示装置は、円柱レンズ１２２のそれぞれを通して、第１の目１１０が第１の画像成分を見、且つ第２の目１１２が第２の画像成分を見るように、構成される。更に、目１１０、１１２は、円柱レンズ１２２と平行な線に沿って位置するサブ画素１１８を見る。特に、図１の従来の表示装置１００において、図２に示されているような単一の円柱レンズ１２２を通して、第１の目１１０は、第１の線１２４に沿って位置するサブ画素１１８（即ち、第１の画像成分の一部）を見、第２の目１１２は、第１の線１２４に隣接して位置する第２の線１２６に沿って位置するサブ画素（即ち、第２の画像成分の一部）を見る。かるものとして、線１２４、１２６は、視線と名付けても良い。 

[0018] The spacing between the lines of vision 124, 126 can be calculated, to a first approximation, with the equation: dy = F * E/D, where dy is the （＊定冠詞）separation between the lines of vision 124, 126 in the pixel plane, F is the focal length of a lens (e.g., cylindrical lens 122), E is the separation between the eyes of the observer, and D is the observation distance (i.e., the distance from the observer plane to the optical plane (or the pixel plane)). "

[0014] 視線１２４、１２６間の間隔は、式：ｄｙ＝Ｆ < ＊ > Ｅ／Ｄを用いて第１の近似に計算することができ、この式で、ｄｙは、画素面における視線１２４、１２６間の離隔距離であり、Ｆは、レンズ（例えば円柱レンズ１２２）の焦点距離であり、Ｅは、観察者の目の間の離隔距離であり、Ｄは、観察距離（即ち、観察者面から光学面（又は画素面）までの距離）である。 

ファスナー、翼

US2017280832(YKK)
"[0101] The slider 30 of Embodiment 1 has a slider body 31 and a tab 32 with an attaching axis portion at one end part, and the tab 32 is held at the slider body 31 so as to be rotatable at the attaching axis portion. The slider body 31 has an upper blade plate 33 and a lower blade plate 34, a guide post 35 connecting top end parts of the upper blade plate 33 and the lower blade plate 34, upper flange portions 36 standing vertically at the left and right side edge parts of the upper blade plate 33, lower flange portions 37 standing at the left and right side edge parts of the upper blade plate 33, and a tab attaching post 38 provided on an upper surface of the upper blade plate 33. 

[0102] Left and right shoulder openings are formed at a top end of the slider body 31 interposing the guide post 35, and a bottom opening is formed at a bottom end of the slider body 31. Further, an approximately Y-shaped element guide pass which connects the left and right shoulder openings and the bottom opening is formed between the upper blade plate 33 and the lower blade plate 34. 

[0103] In addition, a tape penetrating gap capable of inserting the fastener tape 11 is formed between the upper flange portions 36 and the lower flange portions 37 disposed at the left and right side parts of the slider body 31. In this case, a width dimension t1 between an inner side surface and an outer side surface of the upper flange portion 36 and a width dimension t2 between an inner side surface and an outer side surface of the lower flange portion 37 are set to be the same size. "

「[0076] 本実施例１のスライダー３０は、スライダー胴体３１と、一端部に取付軸部を備える引手３２とを有しており、引手３２は、スライダー胴体３１に取付軸部を中心に回動可能に保持されている。スライダー胴体３１は、上翼板３３及び下翼板３４と、上翼板３３及び下翼板３４の前端部間を連結する案内柱３５と、上翼板３３の左右側縁部に垂設された上フランジ部３６と、上翼板３３の左右側縁部に立設された下フランジ部３７と、上翼板３３の上面に設けられた引手取付柱３８と有する。 

[0077] スライダー胴体３１の前端には、案内柱３５を間に挟んで左右の肩口が形成され、スライダー胴体３１の後端には後口が形成されている。また、上翼板３３及び下翼板３４間には、左右の肩口と後口とを連通する略Ｙ字形状のエレメント案内路が形成されている。 

[0078] 更に、スライダー胴体３１の左右側部に配された上フランジ部３６と下フランジ部３７との間には、ファスナーテープ１１を挿通させることが可能なテープ挿通間隙が形成されている。この場合、上フランジ部３６における内側面と外側面間の幅寸法ｔ１と、下フランジ部３７における内側面と外側面間の幅寸法ｔ２とは、同じ大きさに設定されている。 」

US2017156452(YKK)
"[0034] As shown in FIGS. 2 to 5, the slider body 20 includes an upper blade 21 and a lower blade 22 spaced from each other in the upward and downward direction to be arranged in parallel to each other, a guide post 23 connecting front ends of the upper blade 21 and the lower blade 22, and flanges 24 protruding upward along right and left side edges of the lower blade 22. Thus, right and left shoulder mouths 25 separated by the guide post 23 are formed in a front portion of the slider body 20, and a rear mouth 26 is formed in a rear portion of the slider body 20. Also, between the upper blade 21 and the lower blade 22, an element guide passage 27 having a generally Y-shape is formed to communicate the right and left shoulder mouths 25 with the rear mouth 26, and the element guide passage 27 forms a passage through which fastener element rows, not shown, are allowed to be inserted. Also, the slider body 20 is made of synthetic resin or metal. "

「[0014] スライダー胴体２０は、図２〜図５に示すように、上下方向に離間して並行に配置される上翼板２１及び下翼板２２と、上翼板２１及び下翼板２２を前端部において連結する案内柱２３と、下翼板２２の左右両側縁に沿って上方に向けて突設されるフランジ２４と、を備える。これにより、スライダー胴体２０の前部には案内柱２３により分離された左右の肩口２５が形成され、スライダー胴体２０の後部には後口２６が形成される。そして、上翼板２１と下翼板２２との間には、左右の肩口２５と後口２６とを連通する略Ｙ字状のエレメント案内路２７が形成され、このエレメント案内路２７は、不図示のファスナーエレメント列を挿通させる通路を構成する。また、スライダー胴体２０は、合成樹脂製又は金属製である。 」

プッシュインファスナー

WO2011053915
"[02] The present invention relates generally to fasteners, and, more specifically, to push-in fasteners used for attaching one component to another component, such as, for example, panels to panels, other items and things to panels and the like by inserting the fastener through an aperture in at least one of the components, with the fastener having resilient retaining members that bend inwardly during insertion through the component, and that expand or rebound outwardly when inserted fully through the component. 

「本発明は、概してファスナーに関するものであり、さらに具体的には、ファスナーを、開口部を通して少なくとも１つの構成部品に挿入することによって、例えばパネルをパネルに取り付けるため並びに他の部品及び物をパネルに取り付けるため等のように、ある部品を他の部品に取り付けるために用いられるプッシュインファスナーであって、ファスナーが、挿入中に構成部品を通して内側に曲がり且つ構成部品を通して十分奥まで挿入されると外側に広がり又は反発的に回復する弾性的保持部材を有する、プッシュインファスナーに関する。」

BACKGROUND OF THE INVENTION 

[03] Different types of push-in fasteners（＊"fasteners of different types"でも同じか？）are known for use in different environments and for different purposes. A common feature in push- in fasteners is a resiliently bendable or deflectable retention member that bends inwardly when the fastener is inserted through a hole or aperture and that rebounds outwardly to hold the fastener when the fastener is fully inserted. Inward bending of the retention member can be caused by the sliding engagement of the member against the aperture surface in the component as the fastener is inserted through the component. 

 「様々なタイプのプッシュインファスナーが、様々な環境における用途及び様々な目的で公知である。プッシュインファスナーの共通する特徴は、ファスナーが穴又は開口部を通して挿入されるときに内側に曲げられ、且つ、ファスナーが十分奥まで挿入されたときにファスナーを保持するために外側に反発的に回復する、弾性的に曲げることができ又は撓ませることができる保持部材にある。保持部材の内側への曲げは、ファスナーが構成部品を通して挿入されるときに、構成部品の開口部表面に対する保持部材のスライド式係合によって生じ得る。」

 [04] United States Patent 5,301,396 discloses a fastener assembly with a compression member. The fastener assembly includes a fastener having a shank with a head at one end of the shank, with the shank comprising a plurality of resilient legs integrally formed with the head and mutually connected opposite the head at a distal end of the fastener. The legs are bowed outwardly to define a maximum diameter larger than an aperture size in a panel or panels or component or components through which the fastener will be inserted. Accordingly, during insertion, the legs deflect inwardly so as to pass through the aperture(s) and rebound outwardly as the maximum diameter portion passes through the aperture(s). The fastener assembly further includes a compression ring having a central tapered aperture with a diameter slightly less than the diameter of the aperture in the panel(s) or component(s) through which the fastener is inserted. When used as a part of a fastener assembly, the ring rests against the panel(s) or component(s) through which the fastener is inserted as the fastener is inserted. The ring provides contact against the legs, compressing the legs for passing through both the ring and the panel(s) or component(s). The slightly smaller diameter of the aperture in the ring holds the legs away from sliding contact against the edge of the aperture in the panel or component, which may be abrasive to the material of the fastener. Accordingly, the ring is useful in reducing drag or abrasion that may occur if the aperture of the panel or component is harsh or abrasive to the material of the fastener. The ring and fastener can be made of purposely selected materials and shaped in a manner so as to slide easily against each other, thereby reducing insertion force required when compared to the force required if the legs were to slide directly against the aperture(s) of the panel(s) or component(s) in which the fastener is used. However, due to the shape and positions of the legs in the ring, more drag occurs in some areas of contact against the ring than in other areas of contact, or in areas where the legs do not contact the ring. According, the shape of the ring can become distorted during insertion, causing installation difficulties. "

「特許文献１は、圧縮部材を備えるファスナー組立体を開示している。ファスナー組立体は、軸棒（shank）の一方の端部にヘッドを備える軸棒を有するファスナーを有し、軸棒は、ヘッドと一体成形され且つヘッドの反対側のファスナーの遠位端で互いに連結した複数の弾性脚部を具備する。脚部は、ファスナーが挿入される、一つ又は複数の、パネル又は構成部品の、開口部寸法より大きな最大直径を画成するため外側に弓のように曲がっている。従って、脚部は、挿入中、開口部を通過するために内側に撓み、最大直径部が開口部を通過すると、外側に反発的に回復する。ファスナー組立体は更に、ファスナーが挿入されるパネル又は構成部品の開口部の直径より僅かに小さな径の中心先細り開口部を備えた圧縮性のリングを有する。リングは、ファスナー組立体の部品として使用される場合においてファスナーが挿入されるときに、パネル又は構成部品によって支持される。リングは、当該リング及びパネル若しくは構成部品の両方を通過するために脚部を圧縮させるような脚部に対する接触部を提供する。リングの開口部の僅かに小さな直径は、ファスナーの材料を磨耗させ得るパネル又は構成部品の開口部端部に対する滑り接触から離すように脚部を保持する。それ故、リングは、パネル又は構成部品の開口部がファスナーの材料に対して荒い場合(harsh)又は磨耗させ得る状態の場合(abrasive)に生じうる抗力又は摩耗を低減するのに有用である。リング及びファスナーは、互いに対して容易にスライドすることができるように、意図的に選択した材料で作ることができ、且つ、形作ることができ、それによって、ファスナーが使用されるパネル又は構成部品の開口部に対して脚部が直接スライドする場合に必要な力と比較した場合に、必要な挿入力が低減される。しかしながら、リングの脚部の形状及び位置によっては、リングに対して接触するある領域では、他の接触領域又は脚部がリングに接触しない領域よりも大きな抗力が生じる。よって、リングの形状は、挿入中に歪曲され、挿入の困難性を生じる。」

生じる寄生容量

EP2710733
"1. A charge-sensitive amplifier for use in amplifying signals from a particle detector, the charge-sensitive amplifier comprising:-
a field effect transistor having a gate, source and drain, the gate being connectable, using a wire bond and gate bond pad (102), to the particle detector, for the receipt of said signals;
an amplifier having an input connected to the drain or source of the field effect transistor and a low impedance output connected through a feedback capacitor to the gate of the field effect transistor, characterised in that a plate of the feedback capacitor that is connected to the low impedance amplifier output is positioned to electromagnetically shield the gate bond pad (102) from a substrate (108) underneath the gate bond pad (102) such that parasitic capacitance attributable to the gate bond pad (102) is effectively removed or made substantially less than a total capacitance at the gate."

「ゲート、ソースおよびドレインを有し、前記ゲートは、粒子検出器からの信号を受信するためにワイヤボンド及びゲートボンドパッド（１０２）を使用して、前記粒子検出器に接続可能となっている電界効果トランジスタと、

  前記電界効果トランジスタの前記ドレインまたはソースに接続された入力端、およびフィードバックコンデンサを介し、前記電界効果トランジスタの前記ゲートに接続された出力端、を有する増幅器と、を備えた、粒子検出器からの信号の増幅に使用するための電荷検出増幅器であって、

  前記増幅器の出力端に接続されている前記フィードバックコンデンサのプレートは、前記ゲートボンドパッドに生じる寄生容量を有効に除去し又は前記ゲートで生じる全容量よりも実質的に小さくするように、前記ゲートボンドパッドを基板から電磁シールドする、ことを特徴とする電荷検出増幅器。」

US8548580
"The current measurement system may also have buffers placed in the connectors between the electrodes 13, 14 and the leads L. In one example, current can also be driven or sourced through the subject S symmetrically, which again greatly reduced the parasitic capacitances by halving the common-mode current. Another particular advantage of using a symmetrical system is that the micro-electronics built into the connectors for each electrode 13, 14 also removes parasitic capacitances that arise when the subject S, and hence the leads L move. "

「[0087] 電流測定システムは、電極１３、１４とリードＬの間のコネクタ内に配置したバッファを有することもできる。一例では、電流は対象Ｓを介して対称的に駆動または供給され、それはさらに共通モード電流を半分にすることによって寄生容量を著しく低減する。対称的なシステムを用いる別の特定の利点は、各電極１３、１４用のコネクタに内蔵される微小電子回路も、対象Ｓ、従ってリードＬが移動する際に生じる寄生容量を低減することである。 」

US7176528
"As shown in FIG. 1A, the second substrate has a thickness D2, which is preferably in the range of 0.1 mm to 10 mm and most preferably in the range of 0.5 mm to 1 mm. For some applications of SOI structures, insulating layers having a thickness greater than or equal to 1 micron are desirable, e.g., to avoid parasitic capacitive effects which arise when standard SOI structures having a silicon/silicon dioxide/silicon configuration are operated at high frequencies. In the past, such thicknesses have been difficult to achieve. In accordance with the present invention, an SOI structure having an insulating layer thicker than 1 micron is readily achieved by simply using a second substrate whose thickness is greater than or equal to 1 micron. A preferred lower limit on the thickness of the second substrate is thus 1 micron. "

「[0095] 図１Ａに示されるように、第２の基板は、好ましくは０.１ｍｍから１０ｍｍの範囲、最も好ましくは０.５ｍｍから１ｍｍの範囲にある、厚さＤ２を有する。ＳＯＩ構造の用途によっては、例えば、シリコン／二酸化シリコン／シリコン構成を有する標準的なＳＯＩ構造が高周波で動作するときに生じる寄生容量効果を避けるため、１μｍ以上の厚さを有する絶縁層が望ましい。これまではそのような厚さを達成することは困難であった。本発明にしたがえば、厚さが１μｍ以上の第２の基板を単に用いることにより、１μｍより厚い絶縁層を有するＳＯＩ構造が容易に達成される。従って、第２の基板の厚さの好ましい下限は１μｍである。 」

US6396362
"With particular reference to FIGS. 6 and 6A it is noted that such a multi-level structure is provided for a primary circuit for a BALUN transformer. At the same time, a secondary circuit is disposed in only a single plane. In the particular case illustrated in FIG. 6, the secondary BALUN transformer circuit is disposed in the upper level or layer. Also, of particular note in the present invention is that the primary parasitic capacitance that normally exists between layers in a multi-layer circuit now couples only the upper and lower primary circuits. The parasitic capacitance introduced between the primary and secondary circuit is minimized as a result of having provided a multi-layer structure. Thus, in the present invention the parasitic capacitance between layers is across the primary only and not between the primary and secondary. This between a layer parasitic capacitance is not critical and does not degrade common mode rejection from the primary to secondary circuits. This point is also particularly illustrated in the lumped circuit equivalent of FIG. 6 which is shown in FIG. 7. "

「特に図９（ａ）を参照すると、このようなマルチレベル構造は、バラン変成器の１次回路に与えられることに注意すべきである。なお、図９（ｂ）は、図９（ａ）の平面６Ａ－６Ａ－６Ａ－６Ａについての断面図である。同時に、２次回路は、単一平面のみに設けられる。図９（ａ）に示した特定のケースでは、２次バラン変成器回路は、上部レベルすなわち上層に設けられる。また、本発明においては特に注意することは、多層回路の層間に通常存在する１次寄生容量が、上部および下部の１次回路のみに結合することである。多層構造を与えた結果、１次および２次回路間に生じる寄生容量は最小になる。このように、本発明では、層間の寄生容量は、１次および２次回路間ではなく、１次回路のみにわたる。この層間の寄生容量は、重要ではなく、１次回路から２次回路までのコモンモード・リジェクションを低下することはない。また、この点は、特に、図１０に示す図９（ａ）の等価集中回路に示される。」

電荷が発生

WO2015023492
(Ab)
"A solar cell (100A) module includes solar cells (101) that are encased in a protective package and a high electric susceptibility layer (220) that is placed on the solar cells (101). The high electric susceptibility layer (220) is polarized such that a sheet charge is developed at the interface of the high electric susceptibility layer (220) and the solar cells (101). The protective package includes an encapsulant (223) that encapsulates the solar cells (101). The encapsulant (223) may be a multilayer encapsulant, with the high electric susceptibility layer (220) being a layer of the encapsulant (223). The high electric susceptibility layer (220) may also be a material that is separate from the encapsulant (223)."

「太陽電池（１００Ａ）モジュールは、保護パッケージに入っている太陽電池（１０１）と、太陽電池（１０１）上に配置されている高電気感受率層（２２０）とを含む。高電気感受率層（２２０）は、高電気感受率層（２２０）と太陽電池（１０１）との接合界面でシート電荷が発生するように分極される。保護パッケージは、太陽電池（１０１）を封入する封入材（２２３）を含む。封入材（２２３）は、封入材（２２３）の１つの層である高電気感受率層（２２０）を有する多層封入材であってもよい。また、高電気感受率層（２２０）は、封入材（２２３）とは別個の材料であってもよい。」

US10014261
"Using manufacturing techniques compatible with chip processing, the manufactured microchip 12 has a shield 14 to protect the circuitry on the chip. The shield has an insulator 16. The insulator allows charge or material patterns deposited on the surface to avoid interaction with the circuitry on the microchip. The pattern ABBAB may represent different charges, such as +−−+−, or a pattern of materials into which charge will be developed. Through the techniques discussed in more detail further, the charge pattern may consist of alternating regions of differing charge magnitude and/or polarity. The embodiment in this portion of the discussion has the patterns being charge. "

「[0009] チップ加工に適合する製造技術を用い、製造したマイクロチップ１２は、チップ上の回路を保護するためにシールド１４を有している。シールドは、絶縁体１６を有する。絶縁体によって、表面に堆積した電荷または物質パターンが、マイクロチップ上の回路と相互作用を起こすのを防ぐことができる。ＡＢＢＡＢというパターンは、例えば、＋−−＋−といった異なる電荷を表していてもよく、または電荷が発生するような物質パターンを表していてもよい。この技術について以下にさらに詳細に記載するが、電荷パターンは、異なる大きさおよび／または極性の電荷を交互に有する領域からなっていてもよい。この考察の一部である実施形態は、帯電しているパターンを有する。 」

WO0141224
"14. A compound semiconductor device grown normal to a crystal polar direction, comprising:
a plurality of crystal layers (2-7) whose material compositions vary in said polar direction to generate at least one polarization-induced charge concentration in at least one of said layers (2-7) ; 
at least one of said layers (2-7) comprising a cladding layer (4,6) whose composition is graded to generate a space charge over a volume of said grade that opposes said charge concentration. "

「14. 結晶の極性方向に垂直に成長させた化合物半導体デバイスであって、
材料組成が前記極性方向で変化する複数の結晶層（２〜７）であって、前記層（２〜７）の少なくとも１つに少なくとも１つの分極誘導電荷濃度を発生させる結晶層を具備し、
前記層（２〜７）の少なくとも１つはクラッド層（４、６）を具備し、その組成にはグレードが付けられて、前記グレードのボリューム全体に空間電荷が発生するようになされ、それによって前記電荷濃度が妨げられるようにしたことを特徴とするデバイス。」

US2005041263
"1. An imaging device comprising: a plurality of pixel elements, each pixel element including complementary first-type and second-type modulation doped quantum well interfaces that are formed in a resonant cavity on a substrate and that are spaced apart from one another, wherein electromagnetic radiation within a predetermined wavelength range is received at said pixel element and injected into said resonant cavity thereby generating charge that is accumulated in said second-type modulation doped quantum well interface for said pixel element. "

「複数の画素エレメントを備えており、各前記画素エレメントが、基板上の共振器の中に互いに離れた状態に形成された互いに相補的な第１のタイプ変調ドープ量子井戸インタフェースと第２のタイプの変調ドープ量子井戸インタフェースとを備えているイメージング・デバイスであって、前記画素エレメントが所定の範囲の波長の電磁波を受け取ってその電磁波が共振器の中に注入されることにより電荷が発生し、前記電荷がその画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに蓄積されるイメージング・デバイス。」

WO02084754
"48. A method of converting kinetic energy to electrical energy with a piezoelectric generator, the method comprising: coupling the piezoelectric generator to an oscillable body so that the piezoelectric generator is movable relative to the body, wherein the oscillations of the body causes the piezoelectric generator to oscillate, and thus generate an electric charge; and conduct the electric charge from the piezoelectric generator. "

「圧電発電機を用いて運動エネルギーを電気エネルギーに変換する方法であって、

圧電発電機が本体に対して移動することができるように、圧電発電機を揺動可能体に結合する段階であって、本体の揺動によって圧電発電機が揺動して電荷が発生する段階；および

圧電発電機からの電荷を伝導する段階

を含む方法。」

US6198881
"1. A method for loading a camera frame assembly having an flash circuit powered by a battery, said method comprising the steps of: 
placing a battery in a battery compartment of a camera frame assembly; 
scrolling film in said camera frame assembly, said scrolling generating a static charge on said camera frame assembly; 
dissipating said static charge; 
during said scrolling and dissipating, isolating said battery in said battery compartment from the flash circuit; 
following said dissipating, establishing electrically conductive contact between said battery and said flash circuit."

「【請求項１】  バッテリにより給電されるフラッシュ回路を具有するカメラフレーム組立体の装填方法であって、カメラフレーム組立体のバッテリコンパートメントにバッテリを載置する工程と、前記カメラフレーム組立体にフィルムをスクロールする工程であって、前記スクロールにより前記カメラフレーム組立体に静電荷が発生する前記スクロール工程と、前記静電荷を放電させる工程と、前記スクロール及び前記放電中に、フラッシュ回路から前記バッテリコンパートメントの前記バッテリを分離させる工程と、前記放電に続いて、前記バッテリと前記フラッシュ回路との間に導電性接触を生じさせる工程と、を含む装填方法。」

US6278142
"Background charge generation is best understood with reference to FIG. 4. When a bias applied to gate electrode 103 is low, holes 119 are trapped at the interface between semiconductor substrate 112 and gate dielectric 118. As the bias applied to gate electrode 103 is changed from low to high level, holes 119 that have been trapped at the interface are suddenly released and accelerated. The trapped holes have been uncovered due to the change in the depletion region boundary from location 113 to 114. As the accelerated holes gain energy they cause impact ionization and generation of electrons 120. Since almost all CCD devices have the topology shown in FIG. 1, where gate electrodes 102 and 103 overlap the channel stops 104 and 106, the generation of unwanted charge cannot be easily avoided. This is true for the structure shown in FIG. 1, representing only an example here, as well as for other more common CCD devices that have more than two gate electrodes and no VE regions 105. Devices that have VE regions and either multiple gate electrodes or a single gate electrode have an additional problem of background charge generation at the interfaces between the regions 102 and 105 and the regions 103 and 105. "

「【００１１】背景電荷（Background charge）の発生は図４を参照して最も良く理解される。ゲート電極１０３に与えられるバイアスが低いとき、正孔１１９は半導体基板１１２とゲート誘電体１１８の間の界面（インターフェース）に捕捉（トラップ）される。ゲート電極１０３に与えられるバイアスが低レベルから高レベルに変化するとき、界面に捕捉された正孔１１９は急激に解放され加速される。捕捉された正孔は空乏領域境界の位置が１１３から１１４に変化することにより露出される。加速された正孔がエネルギを得ると、衝撃イオン化を起こし、電子１２０を発生する。殆ど全てのＣＣＤ装置は図１に示されるようにゲート電極１０２、１０３がチャネル・ストッパ１０４、１０６とオーバーラップする（重なる）形態をもっているので、望ましくない電荷の発生を防ぐことは容易でない。これは単に１つの例を示す図１の構造や、２より多いゲート電極をもちＶＥ領域をもたない他のより一般的なＣＣＤ装置にも同様に当てはまる。ＶＥ領域をもち、多数または単一のゲート電極をもつ装置は、領域１０２と１０５の間及び領域１０３と１０５の間の界面における背景電荷の発生という付加的問題をもつ。」

積層膜

US2015316808(Sharp)
"[0096] The method for forming the interlayer insulating film 23 is not particularly limited. The interlayer insulating film 23 is preferably formed by the photolithography, preferably from a photosensitive resin film. In this case, the interlayer insulating film 23 contains a photosensitive resin. Examples of the material of the photosensitive resin film include photosensitive acrylate resins and photosensitive polyimides. The photosensitive resin film has a film thickness of 2 μm to 5 μm (preferably 3 μm to 3.6 μm). The interlayer insulating film 23 may further include an inorganic insulating film containing an inorganic insulating material such as silicon nitride (SiNx) and silicon oxide, or may contain a laminated film of an inorganic insulating film and a photosensitive resin film. "

「層間絶縁膜２３の形成方法は特に限定されないが、層間絶縁膜２３は、フォトリソグラフィー技術によって形成されることが好ましく、感光性樹脂膜から形成されることが好ましい。この場合、層間絶縁膜２３は、感光性樹脂を含でいる。感光性樹脂膜の材料としては、例えば、感光性アクリル樹脂、感光性ポリイミド等が挙げられる。感光性樹脂膜の膜厚は、２μｍ～５μｍ（好ましくは３μｍ～３．６μｍ）である。層間絶縁膜２３は、窒化シリコン（ＳｉＮｘ）、酸化シリコン等の無機絶縁材料を含む無機絶縁膜を更に含んでもよく、無機絶縁膜及び感光性樹脂膜の積層膜を含んでいてもよい。」

US2015331268(JP, Sharp)
"[0048] A gate insulating film 20 is formed on the transparent substrate 14 so as to cover the semiconductor layer 15. For example, as a material for the gate insulating film 20, a silicon oxide film, a silicon nitride film, or a laminated film thereof can be used. The gate electrode 16 or the like is formed on the gate insulating film 20 so as to oppose the semiconductor layer 15. For example, as a material for the gate electrode 16, a laminated film of W (tungsten)/TaN (tantalum nitride), Mo (molybdenum), Ti (titanium), Al (aluminum) or the like can be used. "

「[0035] 透明基板１４上に、半導体層１５を覆うようにゲート絶縁膜２０が形成されている。ゲート絶縁膜２０の材料として、例えばシリコン酸化膜、シリコン窒化膜、もしくはこれらの積層膜等が用いられる。ゲート絶縁膜２０上には、半導体層１５と対向してゲート電極１６が形成されている。ゲート電極１６の材料として、例えばＷ（タングステン）／ＴａＮ（窒化タンタル）の積層膜、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ａｌ（アルミニウム）等が用いられる。 」

積層膜

US2017373098(JP, 三菱電機）
"17. A manufacturing method of a thin-film transistor substrate comprising a matrix of a plurality of pixels, the manufacturing method comprising the steps of:
(a) forming a first metal film on a substrate, and then, forming a gate electrode and a gate wiring by patterning said first metal film by a photolithography process and an etching process;
(b) forming a gate insulating film to cover said gate electrode and said gate wiring;
(c) forming a first semiconductor layer on said gate insulating film, and then, forming a semiconductor layer at a position facing said gate electrode by patterning said first semiconductor layer by a photolithography process and an etching process;
(d) forming a first insulation film on said gate insulating film to cover said semiconductor layer, and then, forming a first transparent conductive film and a second metal film in this order on said first insulation film;
(e) forming a laminated film constituted by said first transparent conductive film and said second metal film in a first region, a second region, and a third region by patterning said second metal film and said first transparent conductive film by a photolithography process and an etching process;
(f) leaving, in said first region and said third region, a resist formed by the photolithography process in said step (e), and removing, from said second region, said resist;
(g) etching said second metal film, while said resist is left in said first region and the third region, to remove said second metal film from said second region so as to form:
a first electrode in said second region;
a source wiring which further includes said second metal film on said first transparent conductive film; and
a laminated film constituted by said first transparent conductive film and said second metal film, on a channel protective film;
(h) forming a second insulation film on said first insulation film to cover said source wiring, said laminated film, and said first electrode;
(i) forming, by a photolithography process and an etching process:
a first contact hole which penetrates through said second insulation film and said first insulation film to reach said semiconductor layer, and
a second contact hole which penetrates through said second insulation film to reach said second metal film and said first electrode;
(j) forming a second transparent conductive film on said second insulation film to fill said first contact hole and said second contact hole; and
(k) forming a source electrode, a drain electrode, and a second electrode by patterning said second transparent conductive film by a photolithography process and an etching process."

「17. 複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、 
（ａ）基板上に第１の金属膜（２１）を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、 
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、 
（ｃ）前記ゲート絶縁膜上に第１の半導体層（４１）を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層（４）を形成する工程と、 
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜（５１）を形成した後、前記第１の絶縁膜上に第１の透明導電膜（６１）および第２の金属膜（７１）をこの順に形成する工程と、 
（ｅ）真製版工程とエッチング工程により前記第２の金属膜および前記第１の透明導電膜をパターニングして、第１の領域、第２の領域および第３の領域に、前記第１の透明導電膜と前記第２の金属膜の積層膜を形成する工程と、 
（ｆ）前記第１および第３の領域には前記工程（ｅ）の写真製版工程で作製したレジストを残し、前記２の領域からは前記レジストを削除する工程と、 
（ｇ）前記第１および第３の領域には前記レジストを残した状態で前記第２の金属膜のエッチングを行って、前記２の領域から前記第２の金属膜を除去して、第１の電極を形成すると共に、前記第１の透明導電膜上に前記第２の金属膜をさらに有したソース配線を形成し、チャネル保護膜上に前記第１の透明導電膜と前記第２の金属膜の積層膜（ＬＬ）を形成する工程と、 
（ｈ）前記ソース配線、前記積層膜および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜（８１）を形成する工程と、 
（ｉ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホール（１４）および前記第２の絶縁膜を貫通して前記第２の金属膜および前記第１の電極に達する第２のコンタクトホール（１４１）を形成する工程と、 
（ｊ）前記第２の絶縁膜上に第２の透明導電膜を形成して前記第１および第２のコンタクトホールを埋め込む工程と、 
（ｋ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極、ドレイン電極および第２の電極を形成する、薄膜トランジスタ基板の製造方法。 」

US2017222149(JP, JOLED)
"[0102] FIG. 15 illustrates a configuration of a key part of a display unit according to a fourth embodiment of the disclosure. The present embodiment differs from the foregoing first embodiment in that the second electrode 17 is configured by layered films of the third electrically conductive film 17D and the first electrically conductive film 17A. More specifically, the second electrode 17 of the present embodiment may have a configuration in which the third electrically conductive film 17D and the first electrically conductive film 17A are stacked in this order from the organic layer 16, with the protective film 18 being formed on the first electrically conductive film 17A."

「図１５は、本開示の第４の実施の形態の表示装置の要部構成を表したものである。本実施の形態では、第２電極１７が、第３導電膜１７Ｄと第１導電膜１７Ａとの積層膜により構成されている点において、上記第１の実施の形態と異なっている。具体的には、本実施の形態の第２電極１７は、有機層１６の側から順に、第３導電膜１７Ｄおよび第１導電膜１７Ａがこの順に積層され、第１導電膜１７Ａの上に保護膜１８が形成されている。 」

US2016380115(JP, Toshiba)
"[0075] The undercoat layer 22 includes, for example, one of silicon oxide, silicon nitride, silicon oxynitride, TEOS, or aluminum oxide. The undercoat layer 22 may include a mixture of these materials or a stacked structure of films of these materials. In the case where the stacked film is used, the silicon oxide and the silicon oxynitride are disposed on the upper side of the silicon nitride. The TEOS is disposed on the lower side of the silicon nitride. "

「[0046] アンダーコート層２２には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ及び酸化アルミニウムのいずれかが用いられる。アンダーコート層２２には、これらの混合物、または、これらの材料の膜の積層構造を用いても良い。積層膜にする場合は、酸化シリコン、酸窒化シリコンが窒化シリコンより上側に配置されるようにする。ＴＥＯＳは、窒化シリコンより下側に配置されるようにする。 」

ベタ状、ベタ層

US20180240797(JP, Sony)
"[0148] As materials of the shield layers 501A, 501B, 502, and 503, for example, a magnetic material having extremely small magnetic anisotropy and high initial magnetic permeability is preferably used, and examples thereof include a permalloy material. The shield layers 501A, 501B, 502, and 503 may be formed as a solid film, or may be so formed as to have a slit therein as appropriate. Specifically, shapes illustrated in FIGS. 24A to 24C are adopted. "

「シールド層５０１Ａ，５０１Ｂ，５０２，５０３の材料としては、例えば、磁気異方性が非常に小さく、初透磁率の大きな磁性材料を用いることが好ましく、例えばパーマロイ材料が挙げられる。シールド層５０１Ａ，５０１Ｂ，５０２，５０３は、ベタ膜として形成してもよいが、層内に適宜スリットを形成するようにしてもよい。具体的には、例えば図２４Ａ～図２４Ｃに示した形状が挙げられる。」

US201681335(JP, JOLED)
"[0108] Note that the first layer 16A, the second layer 16B, and the third layer 16C may be formed by techniques such as vacuum vapor deposition, sputtering, and plasma CVD (Chemical Vapor Deposition). Moreover, in the case in which the organic EL element 10 constitutes the display device 1 whose drive method is the active matrix method, the cathode electrode 16 may be formed as a solid film over the substrate 2, while being insulated from the anode electrode 12 by the liquid-repellent layer 14 (the partition wall) and the organic layer 15, and may serve as a common electrode of the organic EL elements 10. "

「[0067] なお、第１層１６Ａ、第２層１６Ｂおよび第３層１６Ｃは、真空蒸着法、スパッタリング法、あるいはプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法などの手法によって形成される。また、この有機ＥＬ素子１０を用いて構成される表示装置１の駆動方式がアクティブマトリックス方式である場合、カソード電極１６は、撥液層１４（隔壁）および有機層１５によってアノード電極１２に対して絶縁された状態で、基板２上にベタ膜状で形成され、有機ＥＬ素子１０の共通電極とされていてもよい。 」

層間絶縁膜、ベタ

US2015279872(JP, Sony)
"[0110] FIG. 1 illustrates an overall configuration of a display device 100 according to a first embodiment of the present disclosure. The display device 100 may include, for example, a pixel array section 102, and a drive section (a signal selector 103, a main scanner 104, and a power scanner 105) that is configured to drive the pixel array section 102. 

[0111] The pixel array section 102 may include a plurality of pixels PX that are arranged in a matrix, and power lines DSL101 to 10m that are disposed in correspondence with respective rows of the plurality of pixels PX. Each of the pixels PX may be disposed at an intersection of scan lines WSL101 to 10m in rows and signal lines DTL101 to 10n in columns, and may have a pixel circuit 101. 

[0112] The main scanner (a write scanner WSCN) 104 is configured to supply a control signal to the scan lines WSL101 to 10m in turn, performing line sequential scanning of the pixels PX in units of rows. The power scanner (DSCN) 105 is configured to supply a power supply voltage that is switched between a first potential and a second potential, to the power lines DSL101 to 10m in accordance with the line sequential scanning. The signal selector (a horizontal selector HSEL) 103 is configured to supply a signal potential that serves as a picture signal and a reference potential to the signal lines DTL101 to 10n in columns in accordance with the line sequential scanning. 

[0113] FIG. 2 illustrates one example of a specific configuration and a connection relation of the pixel circuit 101 illustrated in FIG. 1. The pixel circuit 101 may include, for example, a light emitting element 3D that is typified by an organic EL display element, a sampling transistor 3A, a drive transistor 3B, a retention capacitor 3C, and an auxiliary capacitor 3I. 

[0114] The sampling transistor 3A may have a gate, a source, and a drain. The gate may be connected to the associated scan line WSL101. One of the source and the drain may be connected to the associated signal line DTL101. Another of the source and the drain may be connected to a gate g of the drive transistor 3B. "

「図１は、本開示の第１の実施の形態に係る表示装置の全体構成を表したものである。この表示装置１００は、例えば、画素アレイ部１０２と、これを駆動する駆動部（信号セレクタ１０３，主スキャナ１０４，および電源スキャナ１０５）とを有している。 

[0018] 画素アレイ部１０２は、行列状に配置された複数の画素ＰＸと、複数の画素ＰＸの各行に対応して配された電源線ＤＳＬ１０１〜１０ｍとを有している。各画素ＰＸは、行状の走査線ＷＳＬ１０１〜１０ｍと、列状の信号線ＤＴＬ１０１〜１０ｎとが交差する部分に配され、画素回路１０１を有している。 

[0019] 主スキャナ（ライトスキャナＷＳＣＮ）１０４は、各走査線ＷＳＬ１０１〜１０ｍに順次制御信号を供給して画素ＰＸを行単位で線順次走査するものである。電源スキャナ（ＤＳＣＮ）１０５は、線順次走査に合わせて各電源線ＤＳＬ１０１〜１０ｍに第１電位と第２電位で切り換える電源電圧を供給するものである。信号セレクタ（水平セレクタＨＳＥＬ）１０３は、線順次走査に合わせて列状の信号線ＤＴＬ１０１〜１０ｎに映像信号となる信号電位と基準電位とを供給するものである。 

[0020] 図２は、図１に示した画素回路１０１の具体的な構成及び結線関係の一例を表したものである。画素回路１０１は、例えば、有機ＥＬ表示素子などで代表される発光素子３Ｄと、サンプリング用トランジスタ３Ａと、駆動用トランジスタ３Ｂと、保持容量３Ｃと、補助容量３Ｉとを含んでいる。 

[0021] サンプリング用トランジスタ３Ａは、ゲートが対応する走査線ＷＳＬ１０１に接続され、ソースおよびドレインの一方が対応する信号線ＤＴＬ１０１に接続され、ソースおよびドレインの他方が駆動用トランジスタ３Ｂのゲートｇに接続されている。 」

"[0184] It is to be noted that the first layer 24A, the second layer 24B, and the third layer 24C may be formed by techniques such as a vacuum deposition method, a sputtering method, a plasma CVD (chemical vapor deposition) method, or the like. In a case that a driving method of the display device 100 is an active matrix method, the cathode electrode 24 may be formed as a continuous film on the substrate 10, constituting a common electrode to the display elements 20, in a state that the cathode electrode 24 is insulated from the anode electrode 21 by the barrier rib 22 and the organic layer 23. "

「[0091] なお、第１層２４Ａ、第２層２４Ｂおよび第３層２４Ｃは、真空蒸着法、スパッタリング法、あるいはプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法などの手法によって形成される。また、表示装置１００の駆動方式がアクティブマトリックス方式である場合、カソード電極２４は、隔壁２２および有機層２３によってアノード電極２１に対して絶縁された状態で、基板１０上にベタ膜状で形成され、表示素子２０の共通電極とされていてもよい。 」

"[0343] Subsequently, similarly as illustrated in FIG. 65, the gate insulating material film 32A is etched with the gate electrode 31 as a mask, to form the gate insulating film 32. At this occasion, in a case that the semiconductor layer 33 is made of a crystallized material such as ZnO, IZO, or IGO, it is possible to process the gate insulating film 32 easily with a quite large etching selective ratio using a chemical such as hydrofluoric acid when etching the gate insulating film 32. In this way, the gate insulating film 32 and the gate electrode 31 are formed in the same shape in this order on the channel region 33C of the semiconductor layer 33. 

[0344] After this, as illustrated in FIG. 66, the interlayer insulating film 40 is formed by, for example, a plasma CVD method. The interlayer insulating film 40 may be made of a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film. The source region 33S and the drain region 33D of the semiconductor layer 33 are lowered in resistance with an increased electron density, due to a reducing action of hydrogen in the interlayer insulating film 40 and hydrogen plasma during deposition in the manufacturing process. It is to be noted that the channel region 33C is not affected by the reducing action and maintains a function as a semiconductor since the gate insulating film 32 and the gate electrode 31 are formed on the channel region 33C. "

「[0251] 引き続き、同じく図６５に示したように、ゲート電極３１をマスクとしてゲート絶縁材料膜３２Ａをエッチングすることにより、ゲート絶縁膜３２を形成する。このとき、半導体層３３をＺｎＯ，ＩＺＯ，ＩＧＯ等の結晶化材料により構成した場合には、ゲート絶縁膜３２をエッチングする際に、フッ酸等の薬液を用いて非常に大きなエッチング選択比を維持して容易に加工することが可能となる。これにより、半導体層３３のチャネル領域３３Ｃ上に、ゲート絶縁膜３２およびゲート電極３１がこの順に同一形状で形成される。 

[0252] そののち、図６６に示したように、例えばプラズマＣＶＤ法を用いて、シリコン窒化膜、シリコン酸化膜、シリコン窒化酸化膜などの層間絶縁膜４０を形成する。製造工程において層間絶縁膜４０の膜中水素および成膜中の水素プラズマの還元作用により、半導体層３３のソース領域３３Ｓおよびドレイン領域３３Ｄ中の電子密度が増加し、低抵抗化される。なお、チャネル領域３３Ｃ上にはゲート絶縁膜３２およびゲート電極３１が形成されているため、還元作用が及ばず半導体としての機能を維持する。 」

層間絶縁膜

US2015355516(JP, Sharp)
"[0102] The liquid crystal panel 11 will be described in more detail. As illustrated in FIG. 3, the liquid crystal panel 11 includes a pair of substrates 11a and 11b, and a liquid crystal layer (liquid crystal) 11c. The liquid crystal layer 11c is interposed between the substrates 11a and 11b, and includes liquid crystal molecules having optical characteristics that change according to application of the electric field. The substrates 11a and 11b are bonded by a sealing agent (not illustrated) while a gap corresponding to the thickness of the liquid crystal layer 11c is maintained. The liquid crystal panel 11 according to this embodiment operates in a fringe field switching (FFS) mode that is a mode improved from an in-plane switching (IPS) mode. Of the pair of substrates 11a and 11b, the array board 11b is provided with pixel electrodes (second transparent electrodes) 18 and common electrodes (first transparent electrodes) 22, which will be described later. The electrodes 18 and the common electrodes 22 are provided in the different layers. Of the pair of substrates 11a and 11b, the substrate on the front side is the CF board (opposite substrate) 11a and the substrate on the back side (rear side) is the array board (display component) 11b. The CF board 11a and the array board 11b each include a glass substrate GS that is substantially transparent (i.e., having high light transmissivity). Various films are formed in layers on each glass substrate GS. As illustrated in FIGS. 1 and 2, the CF board 11a has a short dimension substantially equal to that of the array board 11b and a long dimension smaller than that of the array board 11b. The CF board 11a is bonded to the array board 11b with one of ends of the long dimension (the upper end in FIG. 1) aligned with a corresponding edge of the array board 11b. A predetermined area of the other end of the long dimension of the array board 11b (the lower end in FIG. 1) does not overlap the CF board 11a and front and back plate surfaces of the area are exposed to the outside. The mounting area in which the driver 21 and the flexible printed circuit board 13 are mounted is provided in this area. Alignment films 11d and 11e are formed on inner surfaces of the substrates 11a and 11b, respectively, for alignment of the liquid crystal molecules included in the liquid crystal layer 11c. The alignment films 11d and 11e are formed of, for example, polyimide, and are in solid patterns formed in a substantially whole area along the plate surfaces of the substrates 11a and 11b. The alignment films 11d and 11e are configured to align, by irradiation with light having a particular wavelength (for example, ultraviolet ray), the liquid crystal molecules in the irradiation direction of the light. Polarizing plates 11f and 11g are attached to the outer surfaces of the substrates 11a and 11b. 

「 改めて、液晶パネル１１について説明する。液晶パネル１１は、図３に示すように、一対の基板１１ａ，１１ｂと、両基板１１ａ，１１ｂ間に介在し、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層（液晶）１１ｃとを備え、両基板１１ａ，１１ｂが液晶層１１ｃの厚さ分のギャップを維持した状態で図示しないシール剤によって貼り合わせられている。本実施形態に係る液晶パネル１１は、動作モードがＩＰＳ（In-Plane Switching）モードをさらに改良したＦＦＳ（Fringe Field Switching）モードであり、一対の基板１１ａ，１１ｂのうちのアレイ基板１１ｂ側に後述する画素電極（第２透明電極）１８及び共通電極（第１透明電極）２２を共に形成し、且つこれら画素電極１８と共通電極２２とを異なる層に配してなるものである。一対の基板１１ａ，１１ｂのうち表側（正面側）がＣＦ基板（対向基板）１１ａとされ、裏側（背面側）がアレイ基板（表示素子）１１ｂとされる。これらＣＦ基板１１ａ及びアレイ基板１１ｂは、ほぼ透明な（高い透光性を有する）ガラス基板ＧＳを備えており、当該ガラス基板ＧＳ上に各種の膜を積層形成してなるものとされる。このうち、ＣＦ基板１１ａは、図１及び図２に示すように、短辺寸法がアレイ基板１１ｂと概ね同等であるものの、長辺寸法がアレイ基板１１ｂよりも小さなものとされるとともに、アレイ基板１１ｂに対して長辺方向についての一方（図１に示す上側）の端部を揃えた状態で貼り合わせられている。従って、アレイ基板１１ｂのうち長辺方向についての他方（図１に示す下側）の端部は、所定範囲にわたってＣＦ基板１１ａが重なり合うことがなく、表裏両板面が外部に露出した状態とされており、ここにドライバ２１及びフレキシブル基板１３の実装領域が確保されている。両基板１１ａ，１１ｂの内面側には、液晶層１１ｃに含まれる液晶分子を配向させるための配向膜１１ｄ，１１ｅがそれぞれ形成されている。配向膜１１ｄ，１１ｅは、例えばポリイミドからなるものとされており、両基板１１ａ，１１ｂにおける板面に沿ってそのほぼ全域にわたってベタ状に形成されている。この配向膜１１ｄ，１１ｅは、特定の波長領域の光（例えば紫外線など）が照射されることで、その光の照射方向に沿って液晶分子を配向させることが可能な光配向膜とされる。また、両基板１１ａ，１１ｂの外面側には、それぞれ偏光板１１ｆ，１１ｇが貼り付けられている。」

[0103] The films formed in layers on the inner surface of the array board 11b (on the liquid crystal layer 11c side, a surface opposite to the CF board 11a) by a known photolithography method will be described. As illustrated in FIG. 7, on the array board 11b, the following films are formed in the following sequence from the lowest layer (the grass substrate GS): a first metal film (first conductive film, gate metal film) 34, a gate insulator (insulator, first insulator) 35, a semiconductor film 36, a protection film (insulator, etching stopper film) 37, a second metal film (first conductive film, source metal film) 38, a first interlayer insulator (insulator, second insulator) 39, an organic insulator (insulator) 40, a first transparent electrode film 23, a second interlayer insulator (third insulator) 41, and a second transparent electrode film (second conductive film) 24. In FIGS. 7 and 8, the first metal film 34, the semiconductor film 36, and the second metal film 38 are hatched. 

「【００４６】

  まず、アレイ基板１１ｂの内面側（液晶層１１ｃ側、ＣＦ基板１１ａとの対向面側）に既知のフォトリソグラフィ法によって積層形成された各種の膜について説明する。アレイ基板１１ｂには、図７に示すように、下層（ガラス基板ＧＳ）側から順に第１金属膜（第１導電膜、ゲート金属膜）３４、ゲート絶縁膜（絶縁膜、第１絶縁膜）３５、半導体膜３６、保護膜（絶縁膜、エッチングストッパ膜）３７、第２金属膜（第１導電膜、ソース金属膜）３８、第１層間絶縁膜（絶縁膜、第２絶縁膜）３９、有機絶縁膜（絶縁膜）４０、第１透明電極膜２３、第２層間絶縁膜（第３絶縁膜）４１、第２透明電極膜（第２導電膜）２４が積層形成されている。なお、図７及び図８では、第１金属膜３４、半導体膜３６、及び第２金属膜３８については、それぞれ網掛け状にして図示している。」

[0104] The first metal film 34 is a multilayer film of titanium (Ti) and copper (Cu). The gate insulator 35 is formed at least above the first metal film 34 and is made of, for example, silicon oxide (SiO2). The semiconductor film 36 is formed of an oxide thin film containing indium (In), gallium (Ga), and zinc (Zn), which are a kind of oxide semiconductors. The oxide semiconductor film that contains indium (In), gallium (Ga), and zinc (Zn), that is, the oxide semiconductor film 36 is amorphous or crystalline. The protection film 37 is made of silicon oxide (SiO2). The second metal film 38 is a multilayer film that includes titanium (Ti) and copper (Cu). The first interlayer insulator 39 is made of silicon oxide (SiO2). The organic insulator 40 is made of acrylic resin (e.g., polymethyl methacrylate (PMMA)), which is an organic material, and functions as a planarization film. The first transparent electrode film 23 and the second transparent electrode film 24 are made of a transparent electrode material such as indium tin oxide (ITO) or zinc oxide (ZnO). The second interlayer insulator 41 is made of silicon nitride (SiNx). The first transparent electrode film 23 and the second transparent electrode film 24 among these films are formed only in the display area AA of the array board 11b, and are not formed in the non-display area NAA. The insulators made of the insulating materials, such as the gate insulator 35, the protection film 37, the first interlayer insulator 39, the organic insulator 40, and the second interlayer insulator 41, are formed in solid patterns disposed in a substantially whole area of the surface of the array board 11b (although holes are formed in some areas). The first metal film 34, the oxide semiconductor film 36, and the second metal film 38 are formed in predetermined patterns in the display area AA and the non-display area NAA of the array board 11b. "

「 【００４７】

  第１金属膜３４は、チタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成されている。ゲート絶縁膜３５は、少なくとも第１金属膜３４の上層側に積層されるものであり、例えば酸化珪素（ＳｉＯ２）からなるものとされる。半導体膜３６は、酸化物半導体の一種であるインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物薄膜からなるものとされる。半導体膜３６をなすインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物薄膜は、非晶質または結晶質とされている。保護膜３７は、酸化シリコン（ＳｉＯ２）からなるものとされている。第２金属膜３８は、チタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成されている。第１層間絶縁膜３９は、酸化シリコン（ＳｉＯ２）からなるものとされている。有機絶縁膜４０は、有機材料であるアクリル系樹脂材料（例えばポリメタクリル酸メチル樹脂（ＰＭＭＡ））からなり、平坦化膜として機能するものである。第１透明電極膜２３及び第２透明電極膜２４は、共にＩＴＯ（Indium Tin Oxide）或いはＺｎＯ（Zinc Oxide）といった透明電極材料からなる。第２層間絶縁膜４１は、窒化シリコン（ＳｉＮｘ）からなものとされる。上記した各膜のうち、第１透明電極膜２３及び第２透明電極膜２４は、アレイ基板１１ｂの表示部ＡＡにのみ形成され、非表示部ＮＡＡには形成されていないのに対し、ゲート絶縁膜３５、保護膜３７、第１層間絶縁膜３９、有機絶縁膜４０及び第２層間絶縁膜４１といった絶縁材料からなる各絶縁膜については、アレイ基板１１ｂのほぼ全面にわたるベタ状のパターン（一部に開口を有する）として形成されている。また、第１金属膜３４、半導体膜３６及び第２金属膜３８は、アレイ基板１１ｂの表示部ＡＡ及び非表示部ＮＡＡの双方に所定のパターンでもって形成されている。」

対向基板

US2018095329(JP)
"[0048] Next, the liquid crystal panel 11 and the backlight unit 12 included in the liquid crystal display device 10 will be described in sequence. The liquid crystal panel 11 (the display panel) has a horizontally-long rectangular shape in a plan view. The liquid crystal panel 11 includes a pair of glass substrates and a liquid crystal layer (not illustrated). The glass substrates are separated from each other with a predefined gap and bonded to each other. The liquid crystal layer is enclosed between the glass substrates. The liquid crystal layer includes liquid crystals having optical properties that vary according to application of an electric filed. On one of the glass substrates (an array substrate, an active matrix substrate), switching components (e.g., TFTs) and pixel electrodes are two-dimensionally arranged in a matrix and an alignment film is formed. The switching components are connected to source lines and gate lines that are perpendicular to one another. The pixel electrodes are disposed in rectangular areas defined by the source lines and the gate lines and connected to the switching components. On the other glass substrate (a counter substrate, a CF substrate), color filters, a light blocking layer (a black matrix), counter electrodes, and an alignment films are formed. The color filters include red (R), green (G), and blue (B) color portions two-dimensionally arranged in a matrix with predefined arrangement. The light blocking layer is formed in a grid solid pattern among the color portions to be opposed to the pixel electrodes. Polarizing plates are disposed on outer surfaces of the glass substrates. Long sides of the liquid crystal panel 11 are along the X-axis direction and short sides of the liquid crystal panel 11 are along the Y-axis direction. Furthermore, a thickness of the liquid crystal panel 11 measures in the Z-axis direction. "

「[0025] 次に、液晶表示装置１０を構成する液晶パネル１１及びバックライト装置１２について順次に説明する。このうち、液晶パネル（表示パネル）１１は、平面に視て横長な方形状をなしており、一対のガラス基板が所定のギャップを隔てた状態で貼り合わせられるとともに、両ガラス基板間に電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層（図示せず）が封入された構成とされる。一方のガラス基板（アレイ基板、アクティブマトリクス基板）の内面側には、互いに直交するソース配線とゲート配線とに接続されたスイッチング素子（例えばＴＦＴ）と、ソース配線とゲート配線とに囲まれた方形状の領域に配されてスイッチング素子に接続される画素電極と、がマトリクス状に平面配置される他、配向膜等が設けられている。他方のガラス基板（対向基板、ＣＦ基板）の内面側には、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）等の各着色部が所定配列でマトリクス状に平面配置されたカラーフィルタが設けられる他、各着色部間に配されて格子状をなす遮光層（ブラックマトリクス）、画素電極と対向状をなすベタ状の対向電極、配向膜等が設けられている。なお、両ガラス基板の外面側には、それぞれ偏光板が配されている。また、液晶パネル１１における長辺方向がＸ軸方向と一致し、短辺方向がＹ軸方向と一致し、さらに厚さ方向がＺ軸方向と一致している。 」

US2017052402(JP)
"[0044] With reference to FIG. 1, a liquid crystal display device 200 in the present embodiment has a liquid crystal panel 100 and a backlight unit 90. The liquid crystal panel 100 has a counter substrate 60, a liquid crystal layer 70, and a TFT array substrate 101. 

[0045] The counter substrate 60 faces the TFT array substrate 101. The counter substrate 60 is typically a color filter substrate and is disposed on a viewing side (the front side in FIG. 1). On the color filter substrate, there are provided a color filter and a black matrix (BM). 

[0046] The liquid crystal layer 70 is held between the TFT array substrate 101 and the counter substrate 60. That is, between the TFT array substrate 101 and the counter substrate 60, the liquid crystal is introduced. Note that, an alignment film (not shown) is provided on the surface, of each of the TFT array substrate 101 and the counter substrate 60, facing the liquid crystal layer 70. Further, note that, a polarizer, a phase difference plate, or the like (not shown) is provided on the surface which is opposite to the surface, of each of the TFT array substrate 101 and the counter substrate 60, facing the liquid crystal layer 70. 

[0047] The TFT array substrate 101 generates an electric field for modulating the liquid crystal layer 70 and is specifically a TFT array substrate for the FFS mode. That is, the TFT array substrate 101 changes an alignment direction of the liquid crystal molecules by generating a fringe electric field having a strength corresponding to a display voltage. In association with this change, the polarization state of the light passing through the liquid crystal layer 70 changes. That is, the polarization state of the light passing through the liquid crystal layer 70 is changed depending on the display voltage. "

「図１を参照して、本実施の形態における液晶表示装置２００は液晶パネル１００およびバックライトユニット９０を有する。液晶パネル１００は対向基板６０と液晶層７０とＴＦＴアレイ基板１０１とを有する。 

　対向基板６０はＴＦＴアレイ基板１０１と対向している。対向基板６０は、典型的にはカラーフィルタ基板であり、視認側（図１における手前側）に配置されている。カラーフィルタ基板にはカラーフィルタおよびブラックマトリクス（ＢＭ）が設けられている。 

　液晶層７０はＴＦＴアレイ基板１０１と対向基板６０との間に挟持されている。すなわちＴＦＴアレイ基板１０１と対向基板６０との間には液晶が導入されている。なおＴＦＴアレイ基板１０１および対向基板６０の各々の、液晶層７０に面する面には、配向膜（図示せず）が設けられている。またなおＴＦＴアレイ基板１０１および対向基板６０の各々の、液晶層７０に面する面と反対の面には、偏光板および位相差板など（図示せず）が設けられている。 

　ＴＦＴアレイ基板１０１は、液晶層７０を変調するための電界を発生するものであり、具体的には、ＦＦＳモードのものである。すなわち、ＴＦＴアレイ基板１０１は、表示電圧に応じた強度を有するフリンジ電界を発生することによって、液晶分子の配向方向を変化させる。これに伴い、液晶層７０を通過する光の偏光状態が変化する。すなわち、液晶層７０を通過する光の偏光状態が表示電圧に応じて変化させられる。 」