に鎖交する磁束

US2012053851
[0022] The ferromagnetic blade mount 220 includes one or more magnetically encoded regions 202. The magnetically encoded regions 202 are localized regions of the ferromagnetic blade mount 220 that have been configured (e.g., excited) to exhibit a predefined magnetic polarization, and predefined field strength. A magnetic encoder (not shown in FIG. 1) may be used to form the magnetically encoded regions 202. An example conductor assembly for exciting and forming the magnetically encoded regions 202 is described in conjunction with FIG. 5. The magnetic encoder excites the conductor assembly to form the magnetically encoded regions 202. The ferromagnetic blade mount 220 exhibits the property of magnetostriction. Magnetostrictive materials undergo mechanical deformation in response to changes in a surrounding magnetic field. Similarly, when such materials are subjected to mechanical deformation, the magnetic susceptibility of the material may change (this is commonly referred to as the “inverse magnetorestrictive effect”). With respect to the ferromagnetic blade mount 220, when subjected to external forces, the magnetic flux linked with （＊に鎖交する磁束）the magnetically encoded region 202 changes, due to the property of magnetostriction. Such a change in the magnetic flux is proportional to the external forces. Thus, a change in the magnetic flux of the magnetically encoded region 202 is representative of the stress occurring in the blade 230.

US2009256511
[0016] The reluctance of a ferromagnetic material is inversely proportional to its magnetic permeability. If the control current in the control coils 24 is zero, the reluctance of the magnetic shunt into the wedges 22 is low because its magnetic permeability is high. Almost the total air gap magnetic flux produced by the permanent magnets will pass through the slot wedges. This is as shown in FIG. 2, which illustrates the flow when the current in the coils 24 is zero. The back EMF induced in the stator windings is small because the magnetic flux linked with （＊に鎖交する磁束）the stator winding is very small. Relative to the permanent magnet flux, the electromagnetic torque is minimal.

EP2822004
[0033] When the actuator 1 is fully open, the coil 3 can carry a maximum current, Imax, before the magnetic field B in the pole piece 4 saturates. The coil 3 can be shorted fixing the magnetic flux linked with （＊に鎖交する磁束）coil 3.

層間絶縁膜

US2018057243
"1. A method for forming a semiconductor device, the method comprising: forming a shallow trench isolation (STI) layer on a substrate;
forming first and second dummy gates on the STI layer;
forming an interlayer dielectric (ILD) layer on the STI layer, the ILD layer corresponding to a gate cut region and separating the first and second dummy gates; forming a first mask on the first and second dummy gates and on the ILD layer, the first mask having a trench corresponding to an isolation cut region and exposing the first and second dummy gates and the ILD layer, the isolation cut region being a region of an isolation cut mask, and the gate cut region intersecting the isolation cut region; forming a second mask on the first mask and on the ILD layer exposed by the trench;
removing the first and second dummy gates;
removing the first and second masks such that the ILD layer remains on the STI layer; and
filling regions left by the removed first and second dummy gates."

【請求項１】
  半導体デバイスを形成するための方法であって、
  基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップと、
  前記ＳＴＩ層上に第１および第２のダミーゲートを形成するステップと、
  前記ＳＴＩ層上に、ゲートカット領域に対応しており前記第１および第２のダミーゲートを分離する層間絶縁膜（ＩＬＤ）層を形成するステップと、
  前記第１および第２のダミーゲート上ならびに前記ＩＬＤ層上に第１のマスクを形成するステップであって、前記第１のマスクが、アイソレーションカット領域に対応しており、且つ前記第１および第２のダミーゲートならびに前記ＩＬＤ層を露出させるトレンチを有しており、前記アイソレーションカット領域がアイソレーションカットマスクの領域であり、前記ゲートカット領域が前記アイソレーションカット領域と交差する、ステップと、
  前記第１のマスク上および前記トレンチによって露出された前記ＩＬＤ層上に第２のマスクを形成するステップと、
  前記第１および第２のダミーゲートを除去するステップと、
  前記ＩＬＤ層が前記ＳＴＩ層上に残るように、前記第１および第２のマスクを除去するステップと、
  前記除去された第１および第２のダミーゲートによって残された領域を充填するステップと
を含む、方法。

WO2014158198
"4. The integrated circuit of claim 1 further comprising an inter-layer dielectric (ILD) disposed within the first and second recesses adjacent to the first and second spacers."

【請求項４】
  前記第１の凹部および第２の凹部内に、前記第１のスペーサおよび第２のスペーサに隣接して配置される層間絶縁膜（ＩＬＤ）をさらに備える、請求項１に記載の集積回路。

WO2015195084
One or more interlayer dielectrics (ILD) are deposited over the MOS transistors. The ILD layers may be formed using dielectric materials known for their applicability in integrated circuit structures, such as low-k dielectric materials. Examples of dielectric materials that may be used include, but are not limited to, silicon dioxide (Si0₂), carbon doped oxide (CDO), silicon nitride, organic polymers such as perfluorocyclobutane or polytetrafluoroethylene, fluorosilicate glass (FSG), and organosilicates such as

silsesquioxane, siloxane, or organosilicate glass. The ILD layers may include pores or air gaps to further reduce their dielectric constant.

[0015] １または複数の層間絶縁膜（ＩＬＤ）がＭＯＳトランジスタの上方に堆積される。当該ＩＬＤレイヤは、低誘電率誘電材料等、集積回路構造でのその適用で知られる誘電材料を使用して形成されてよい。使用され得る誘電材料の例としては限定ではないが、二酸化ケイ素（ＳｉＯ ２ ）、炭素ドープ酸化物（ＣＤＯ）、窒化ケイ素、パーフルオロシクロブタンまたはポリテトラフルオロエチレン、フルオロケイ酸塩ガラス（ＦＳＧ）等の有機ポリマー、およびシルセスキオキサン、シロキサンまたは有機ケイ酸塩ガラス等の有機シリケートが含まれる。ＩＬＤレイヤは、それらの誘電率をさらに下げるために、複数の孔またはエアギャップを含んでよい。

WO2012092038
(Ab)
A method to reduce contact resistance of n-channel transistors by using a III-V semiconductor interlayer in source and drain is generally presented. In this regard, a device is introduced comprising an n-type transistor with a source region and a drain region a first interlayer dielectric layer adjacent the transistor, a trench through the first interlayer dielectric layer to the source region, and a conductive source contact in the trench, the source contact being separated from the source region by a III-V semiconductor interlayer. Other embodiments are also disclosed and claimed.

 ソース内およびドレイン内において、III－Ｖ半導体中間層を使用することによってｎチャネル型トランジスタの接触抵抗を低減する方法が提示される。この点において、ソース領域とドレイン領域とを有するｎ型トランジスタと、前記トランジスタに隣接した第１の層間絶縁膜と、前記第１の層間絶縁膜を経由して前記ソース領域に達する溝部と、前記溝部内にある導電性のソース接触子であって、III－Ｖ半導体中間層によって前記ソース領域から離隔されていることを特徴とする前記ソース接触子とを具備するデバイスが説明される。本明細書と特許請求の範囲においてはその他の実施形態も開示される。

裏面側

WO2007002870
"7. The method of claim 1, wherein the substrate comprises a silicon wafer, the silicon wafer having circuitry formed on a front side and an opposing back side, and wherein forming a via comprises forming a via from the wafer backside, the via extending to a conductor proximate the wafer front side. "

【請求項７】
  前記基板は、シリコン・ウエハを含み、前記シリコン・ウエハは、正面側および裏面側に形成された回路類を有し、ここで、ビアを形成する段階は、前記ウエハの裏面からビアを形成する段階を含み、前記ビアは、前記ウエハの正面側に近接する導体へ伸びることを特徴とする請求項１記載の方法。

US2011146906
"10. The apparatus of claim 8, wherein:
the tool includes a front side on which the part may be placed, and a back side, and
the backside of the tool includes at least one opening through which warm air may be received for heating the tool."

【請求項１０】
  治具は、上に部品が配置される前面側と、裏面側とを含み、
  治具の裏面側は少なくとも１つの開口部を含み、この開口部を通して暖気を流入させて治具を加熱することができる、請求項８に記載の装置。

WO2013121366
"A beam combiner 224 used in this embodiment has a front window 226 that is large enough to accommodate beam 232, but a much smaller window 228 in reflective coating 198 on the rear side. Window 228 need only be large enough to accommodate the narrow beam transmitted by beam generator 188. Consequently, most of the energy in beam 232 is reflected inside the beam combiner by reflective coating 198 and reaches receiver 194 via rear window 204 (which may be made small and coated with a narrowband coating, as described above). There is no need for a beamsplitter coating in this embodiment, and beam generator 188 may therefore comprise unpolarized, multimode surface-emitting devices."

 この実施形態に使用されているビーム結合器２２４は、ビーム２３２に対応するのに十分に広い正面窓２２６を有しているが、裏面側の反射性被覆１９８の窓２２８ははるかに小さい。窓２２８は、ビーム生成器１８８によって送信される狭いビームに対応できるだけの広さがあればよい。必然的に、ビーム２３２のエネルギーの殆どはビーム結合器内部で反射性被覆１９８によって反射され、裏面窓２０４（上述のように小さくされていて狭帯域被覆を塗被されていてもよい）を介して受信器１９４に到達する。この実施形態では、ビームスプリッタ被覆の必要性は無く、従ってビーム生成器１８８は非偏光性マルチモード表面発光デバイスを備えることができる。

US2016322331
"[0034] The first die 304 includes a global PDN layer 308 on the face of the first die 304. The first die 304 also includes a medium PDN layer 310 and a local PDN layer 312. The first die 304 further includes an interlayer dielectric 314 on a back side of the first die 304. The second die 306 includes another global PDN layer 309 on the face of the second die 306, another medium PDN layer 311, another local PDN layer 313, and a bulk silicon layer 320 on the back side of the second die 306."

 第１のダイ３０４は、第１のダイ３０４の表面上にグローバルＰＤＮ層３０８を含む。第１のダイ３０４はまた、中間ＰＤＮ層３１０とローカルＰＤＮ層３１２とを含む。第１のダイ３０４は、第１のダイ３０４の裏面側上に層間誘電体３１４をさらに含む。第２のダイ３０６は、第２のダイ３０６の表面上の別のグローバルＰＤＮ層３０９と、別の中間ＰＤＮ層３１１と、別のローカルＰＤＮ層３１３と、第２のダイ３０６の裏面側上のバルクシリコン層３２０とを含む。