２ナノメートルのプロセス技術を使った半導体のウエハー/Courtesy IBM
ニューヨーク（ＣＮＮ Ｂｕｓｉｎｅｓｓ） 米ＩＢＭは６日、２ナノメートル（ナノは１０億分の１）のプロセス技術を使った半導体を開発したと発表した。これまで開発された中で最も小さく、強力なチップとなる。
ＩＢＭ基礎研究所のディレクター、ダリオ・ジル氏は「全ての製品の底上げにつながる技術や技術革新は多くない」「これはまさにその例だ」と述べた。
半導体の性能を向上させるには、全体のサイズを大きくすることなく、データ処理の核となるトランジスタの数を増やす必要がある。同研究所のハイブリッドクラウド部門幹部、ムケシュ・カレ氏によると、新たな２ナノメートルの半導体は指の爪ほどの大きさに５００億個のトランジスタを含み、一つひとつのトランジスタは大体ＤＮＡ鎖２本分の小ささだという。
新型チップは７ナノメートルの半導体に比べ性能が４５％向上し、エネルギー消費量は約７５％減る。２ナノメートルの半導体を使用すれば、携帯電話のバッテリー持ち時間は４倍になり、ノートパソコンが大幅に高速化し、データセンターの炭素排出量を減少できる可能性がある。
２ナノメートル半導体の生産は２０２４年後半か２５年に生産が始まるとみられており、現在の世界的な半導体不足の緩和にはつながらなそうだ。
ＩＢＭは通常、半導体のことを考えるときに真っ先に思い浮かぶ企業ではない。米インテルや韓国サムスンとは異なり、ＩＢＭは半導体の大規模生産は行っておらず、２ナノプロセス技術も半導体メーカーにライセンス供与するとみられる。
こうした新型チップの研究は、同社が２ナノメートルの半導体を利用した自社製品を開発するのにも役立つ可能性がある。
また、プロセッサーなどの機能半導体素子では、14nm プロセス・テクノロジーで、３次元構造となりつつある
インテルによると、マイクロプロセッサーを構成するトランジスターには、これまで平面的な 2次元構造のゲートを持つプレーナー型トランジスターが採用されてきて、その一方で、半導体技術の研究者は、ムーアの法則をこれからも維持させるうえで、トランジスターの 3次元構造が有効であると考えて、インテルの研究者は、3面あるゲートにちなんでトライゲートと呼ばれる新しいトランジスター構造を 2002年に発明し、約 10年にわたる数々の技術的なブレイクスルーを経て量産化に成功しているとの事。
この 3次元トライゲート・トランジスターでは、従来の平面的なプレーナー・ゲートに代わり、驚くほど薄い 3次元構造のシリコンフィンがシリコン基板から垂直に立って、電流の制御は、シリコンフィンを取り巻く 3つの面 (両側面に 2つ、上面に 1つ) のゲートによって行なわれるので、これにより、1面のゲートで制御するプレーナー型トランジスターと比べて、より少ない電力で、より高速なスイッチ動作を可能にし、これまでのトランジスターでは考えられないほどのパフォーマンス向上と電力効率を達成できるという。最新の 14nm プロセス・テクノロジーでは、シリコンフィンの高さをさらに高くするなど、構造上の改良を加えることで、トランジスターの特性がますます向上しています。
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