WO2008156674
28. The trench gate IGBT of claim 27, further comprising: a N+ buffer epitaxial layer disposed between the P type emitter epitaxial layer and the N- base epitaxial layer.
更に、前記Ｐ型エミッターエピタキシャル層と、前記Ｎ型ベースエピタキシャル層の間に配置されたＮ+型バッファーエピタキシャル層とを備える請求項２７に記載のトレンチゲート型絶縁ゲートバイポーラデバイス。
WO2013173414
10. The semiconductor device (200) of Claim 1, wherein the silicon carbide substrate (202) has a n+-type conductivity type,
【請求項１０】
前記シリコンカーバイド基板（２０２）は、ｎ＋型導電型を有し、
wherein the first dopant type is p-type, such that the first conductivity type is p-type, and wherein the second dopant type is n-type, such that the second conductivity type is n-type.
前記第１の導電型がｐ型になるように、前記第１のドーパント型はｐ型であり、前記第２の導電型がｎ型になるように、前記第２のドーパント型はｎ型である、請求項１に記載の半導体デバイス（２００）。
US5374569
FIG. 22 is a cross-sectional view of a first embodiment of a lateral DMOS transistor structure.
図３８は、ラテラルＤＭＯＳトランジスタ構造の第１実施例の断面図である。
N- epitaxial layer 40 having an upper surface is disposed over substrate layer 10.
上側主面を有するＮ－エピタキシャル層４０が、基層１０の上に配置されている。
A P- well region 230 extends downward into the epitaxial layer 40 from the upper surface of the epitaxial layer.
Ｐ－ウェル領域２３０は、エピタキシャル層の上側主面からエピタキシャル層４０内へ下向きに延出している。
A field oxide layer, comprised of field oxide portion 231 and 232, and field oxide portion 232, is disposed on the upper surface of the epitaxial layer 40.
フィールド酸化膜部分２３１及び２３２、及びフィールド酸化膜部分２３３からなるフィールド酸化膜が、エピタキシャル層４０の上側主面上に配置されている。
Field oxide portion 231 and 233 defines an active area 234.
フィールド酸化膜部分２３１及び２３３が活性領域２３４を画定している。
A P type field implant region 235 and 236 is disposed underneath field oxide portion 231 and 233 where the field oxide portion 231 and 233 overlies the P- type silicon of the well region 230.
フィールド酸化膜部分２３１及び２３３がウェル領域２３０のＰ－型シリコンを覆う、Ｐ型フィールド注入領域２３５及び２３６が、フィールド酸化膜部分２３１及び２３３の下に配置されている。
Similarly, an N type field implant region 237 and 238 is disposed underneath the field oxide portion 231 and 233 where the field oxide portion 231 and 233 overlies the N- type silicon of the epitaxial layer.
同様に、フィールド酸化膜部分２３１及び２３３がエピタキシャル層のＮ－型シリコンを覆う、Ｎ型フィールド注入領域２３７及び２３８が、フィールド酸化膜部分２３１及び２３３の下に配置されている。
WO20170223403
[0028] The disclosure includes both extrinsic and intrinsic semiconductors.
本開示は、外因性半導体および真性半導体の両方を含む。
Intrinsic semiconductors are undoped (pure).
真性半導体はドーピングされていない（純粋である）。
Extrinsic semiconductors are doped, meaning an agent has been introduced to change the electron and hole carrier concentration of the semiconductor at thermal equilibrium.
外因性半導体はドーピングされており、これは熱平衡状態における半導体の電子およびホールのキャリア密度を変更するために物質が導入されることを意味する。
Both p-type and n-type semiconductors are disclosed, with p-types having a larger hole concentration than electron concentration, and n-types having a larger electron concentration than hole concentration.
ｐ－型半導体およびｎ－型半導体の両方が開示されるが、ｐ－型は電子密度よりも大きなホール密度を有し、またｎ－型はホール密度よりも大きな電子密度を有する。
いくつかの態様では、基板層１０２は、図１および２に示すようなｐ＋層１０６を備えてもよい。
いくつかの態様では、エピタキシャル層２０２は、図３および図４に示すようなｐ＋層１０６を備えてもよい。
ｐ＋層１０６は、充電時定数を低減させるため、および接触形成を実現するために用いられてもよい。
いくつかの態様では、ｐ＋層１０６はまた、イオン注入およびアニーリングによって形成されてもよい。
ｐ＋層１０６は、実現可能な最小シート抵抗で可能な限り高くドーピングされてもよい。
いくつかの態様では、ｐ＋層１０６はゲート—ソース間領域に存在してもよい。
いくつかの態様では、ｐ＋層１０６はゲート—ソース間領域、および部分的にはゲートの下にも存在してもよい。
いくつかの態様では、ｐ＋層１０６は、以下でさらに詳細に説明されるような限られた領域に存在してもよい。
いくつかの態様では、ｐ＋層１０６は０．３μｍ未満の厚さでもよい。
いくつかの態様では、ｐ＋層１０６は０．２μｍ未満の厚さでもよい。
いくつかの態様では、ｐ＋層１０６は０．１μｍから０．３μｍの間の厚さでもよい。
いくつかの態様では、ｐ＋層１０６は０．０５μｍから０．２５μｍの間の厚さでもよい。
いくつかの態様では、ｐ＋層１０６は０．１５μｍから０．２５μｍの間の厚さでもよい
EP2415071
[0035] FIGURE 3 is a cross-sectional view illustrating an exemplary active diode with lightly doped regions according to one embodiment.
図３は、一実施形態による低不純物濃度領域をもつ例示的なアクティブダイオードを示す断面図である。
An active diode 300 includes a substrate 302 having a first doped region 306 (e.g., a P+-type region) and a second doped region 308 (e.g., an N+-type region).
アクティブダイオード３００は、第１のドープ領域３０６（たとえば、Ｐ＋型領域）と、第２のドープ領域３０８（たとえば、Ｎ＋型領域）とを有する基板３０２を含む。
A first lightly doped region 312 is located between the first doped region 306 and the second doped region 308 and abutted against the first doped region 306.
第１のドープ領域３０６と第２のドープ領域３０８の間には、第１の低不純物濃度領域３１２が位置し、第１のドープ領域３０６に隣接する。
A second lightly doped region 314 (e.g., a lightly doped drain (LDD)) is located between the first doped region 306 and the second doped region 308 and abutted against the second doped region 308.
第１のドープ領域３０６と第２のドープ領域３０８の間には、第２の低不純物濃度領域３１４（たとえば、低不純物濃度ドレイン（ＬＤＤ））が位置し、第２のドープ領域３０８に隣接する。
A salicide layer including a first salicide portion 316 is formed on the first doped region 306 and also including a second salicide portion 318 is formed on the second doped region 308.
第１のドープ領域３０６上には、第１のサリサイド部分３１６を含むサリサイド層が形成され、また第２のドープ領域３０８上には、第２のサリサイド部分３１８を含むサリサイド層が形成される。
In the active diode 300, current conducts between the first doped region 306 and the second doped region 308 along a path substantially parallel to a surface of the substrate 302.
アクティブダイオード３００内では、第１のドープ領域３０６と第２のドープ領域３０８の間を、基板３０２の表面と実質上平行な経路に沿って電流が伝導する。
At the periphery, STI regions 304 are provided.
周辺部では、ＳＴＩ領域３０４が提供される。
Without an STI region between the first doped region 306 and the second doped region 308, current conduction occurs along a shorter path 330 than in a conventional STI diode.
第１のドープ領域３０６と第２のドープ領域３０８の間にＳＴＩ領域がないため、電流伝導は、従来のＳＴＩダイオードの場合より短い経路３３０に沿って行われる。
EP2409334
[0020] Referring now to FIG. 3, to increase the current carrying capability of the reversed biased junction 206, an interconnecting tunnel junction, or ICTJ 302, is epitaxially grown between the top cell 102 and the bottom cell 104 to create a multijunction solar cell 300.
次に、図３を参照するに、逆バイアス接合２０６の電流伝達能力を高めるために、相互接続トンネル接合（ｉｎｔｅｒｃｏｎｎｅｃｔｉｎｇ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）又はＩＣＴＪ３０２を上部セル１０２と下部セル１０４との間にエピタキシャル成長させて多接合太陽電池３００を形成する。
The ICTJ 302 in the multijunction solar cell 300 comprises a highly doped p+-type layer 304 of GaInAs, GaInP, or AlGaAs, and a highly doped n+-type layer 306 of GaInAs, GaInP, or AlGaAs.
多接合太陽電池３００内のＩＣＴＪ３０２は、ＧａＩｎＡｓ、ＧａＩｎＰ、又はＡｌＧａＡｓから成る高濃度ドープｐ＋型層３０４、及びＧａＩｎＡｓ、ＧａＩｎＰ、又はＡｌＧａＡｓから成る高濃度ドープｎ＋型層３０６を含む。
Through a quantum mechanical process, the highly doped ICTJ 302 allows electrons to penetrate across the depletion region 208,
量子力学的プロセスを経て、高濃度ドープＩＣＴＪ３０２によって、電子は空乏領域２０８を横切って突き抜けることができるので、
allowing an amount of tunneled current 308 to flow across the reverse-biased junction 206 that is proportional to the voltage, as illustrated in the tunnel junction voltage-current graph 310.
或る量のトンネル電流３０８が、トンネル接合の電圧－電流グラフ３１０に示すように、電圧に比例する逆バイアス接合２０６を横切って流れることができる。
WO2015094987
[0053] Overall, although certain materials are described specifically above,
全体的に、特定の材料が具体的に上述されたが、
some materials may be readily substituted with others with other such embodiments remaining within the spirit and scope of embodiments of the present disclosure.
いくつかの材料は、他のこのような実施形態が本開示の実施形態の趣旨及び範囲内にとどまる形で、他のものと容易に置換され得る。
For example, in an embodiment, a different material substrate, such as a group ΙΠ-V material substrate, can be used instead of a silicon substrate.
例えば、実施形態において、ＩＩＩ－Ｖ族材料基板などの異なる材料基板を、シリコン基板の代わりに用いることができる。
Furthermore, it is to be understood that, where N+ and P+ type doping is described specifically, other embodiments contemplated include the opposite conductivity type, e.g., P+ and N+ type doping, respectively.
更に、Ｎ＋及びＰ＋型のドーピングが具体的に説明されている所では、企図されている他の実施形態は、反対の導電型、例えば、Ｐ＋及びＮ＋型のドーピングをそれぞれ含むことを理解されるべきである。
Furthermore, it is to be appreciated that a silicidation approach that can be used in place of an aluminum seed layer for contact formation may also be applicable to front contact solar cells.
更に、接点形成のためのアルミニウムシード層の代わりに用いることができるシリサイド化のアプローチは、フロントコンタクト型太陽電池にも適用可能であることを理解されるべきである。
WO2009155106
An n-type silicon wafer with thermal oxide (i.e., silicon <100> wafer highly doped n+ (arsenic) with a resistivity of <0.005 ohm-cm,
熱酸化物を有するｎ型シリコンウェーハ（すなわち、ノエル・テクノロジー社（Noel Technologies, Inc.）（カリフォルニア州キャンベル）より販売される、０．００５Ωｃｍ未満の固有抵抗となるように高濃度にｎ＋型ドープ（ヒ素）し、
and supplied with a 1000 A thermal oxide (SiO2) on the front surface and coated with 100 A TiN and 5000 A aluminum on the back surface from Noel Technologies, Inc. (Campbell, CA)) was (i) washed with acetone and dried with N2,
前面に１０００オングストロームの熱酸化物（ＳｉＯ２）を与え、後面が１００オングストロームのＴｉＮ及び５０００オングストロームのアルミニウムでコーティングされたシリコン＜１００＞ウェーハ）を、（ｉ）アセトンで洗浄してからＮ２で乾燥し、
(ii) washed with isopropyl alcohol (IPA) and dried with N2,
（ｉｉ）イソプロピルアルコール（ＩＰＡ）で洗浄してからＮ２で乾燥し、
(iii) washed with deionized water (DI) water and dried with N2,
（ｉｉｉ）脱イオン水（ＤＩ）で洗浄してからＮ２で乾燥し、
and (iv) then treated with UVVO3 for 10 minutes.
（ｉｖ）更にＵＶ／Ｏ３で１０分間処理した。
The wafer sample was then (i) coated with a ZrOAc solution having a viscosity of 15.3 mPa by spin coating (acceleration rate of 415 RPM/s, final speed of 2000 RPM for 30 seconds),
次いでウェーハ試料を、（ｉ）スピンコーティング（加速率４１５ＲＰＭ／秒、最終速度２０００ＲＰＭで３０秒）により１５．３ｍＰａの粘度を有する酢酸ジルコニウム（ＺｒＯＡｃ）溶液でコーティングし、
(ii) then heated on a hot plate at 100 C for 10 minutes
（ｉｉ）次いでホットプレート上で１００℃に１０分加熱した後、
followed by (iii) exposure to UV (i.e., 254 nm germicidal lamp) in a nitrogen atmosphere for 15 minutes
（ｉｉｉ）窒素雰囲気中で紫外線（２５４ｎｍ殺菌ランプ）に１５分曝露し、
and then (iv) a post heating on a hotplate at 100 C for 10 minutes.
（ｉｖ）ホットプレート上で１００℃に１０分、加熱後処理した。
The ZrOAc solution comprised
酢酸ジルコニウム溶液は、
8.5 wt% of SARTOMER™ SR-368, 40.0 wt% of zirconia nanoparticles surface treated with silane A- 174 (as described in U.S. Patent Applications Nos. 1 1/771,787 and 11/771,859),
８．５重量％のＳＡＲＴＯＭＥＲ（商標）ＳＲ－３６８、４０．０重量％のシランＡ－１７４で表面処理したジルコニアナノ粒子（米国特許出願第１１／７７１，７８７号及び同第１１／７７１，８５９号に記載されるもの）、
1.5 wt% of IRGACURE™ 184 photoinitiator,
１．５重量％のＩＲＧＡＣＵＲＥ（商標）１８４光開始剤、
and 50.0 wt% of isophorone.
及び５０．０重量％のイソホロンを含むものを使用した。
WO2012177699
FIG. 2(a) represents a base structure 200, including n+-GaN 202, n"-GaN 204, and n-GaN 206 layers,
図２（ａ）は、基本構造２００を表し、ｎ＋－ＧａＮ２０２、ｎ－－ＧａＮ２０４、およびｎ－ＧａＮ２０６層を含み、
with the aperture layer being the n-GaN layer 206, all of which layers are grown using metalorganic chemical vapor deposition (MOCVD).
アパーチャ層は、ｎ－ＧａＮ層２０６であって、その全層は、金属有機化学蒸着（ＭＯＣＶＤ）を使用して成長させられる。
In one example, the n" -GaN layer 204 can be 6 micrometers thick, doped with Silicon to a doping concentration of 2x 1016/cm3, and/or the n+-GaN 202 can be an n+-GaN substrate.
一実施例では、ｎ－－ＧａＮ層２０４は、６マイクロメートル厚であって、シリコンでドーピング濃度２×１０１６／ｃｍ３までドープされることができ、および／またはｎ＋－ＧａＮ２０２は、ｎ＋－ＧａＮ基板であることができる。
ブロック１０００は、ドリフト領域（例えば、ｎ－ＧａＮ）を取得、成長、または形成するステップを表す。
ドリフト領域は、例えば、ｎ＋型ＧａＮ基板上またはその上方に形成されることができる。
