verilogHDLからVHDLへの変換ツール

sfl2vlではVHDL出力の最適化はVerilogHDL出力ほどやっていない。というのも、VHDLの構文でVerilogHDL並みの最適化をするには、色々と信号を増やしたり、回避すべき問題が多く出力行数が今の1.5倍にはなりそうな感じだからというのと、（自動合成にさせるにせよ）VHDLで最適化された回路を書くのはとても面倒なのが理由である。

そこで、最適化されたVerilogHDLの出力結果を変換プログラムに食わせて最適化されたVHDLが得られれば、この面倒な作業を外部ツールに任せられるかも？と、二つのツールを試してみた。

一つは、CQ社のDWMで森脇氏が発表したツールV2Vである。

もう一つは、John Sheahan氏のv2vhdである。

で、結論から言うと、どちらのツールも機能不足であり、sfl2vlが最適化したコードは扱えなかった。

両者ともソースは公開されているが、森脇氏のはライセンス条件が不明なので、修正するとしたら、GPLが明示されているJohn Sheahan作のv2vhdだろうなぁ。

でも、これって、pearlで書かれていて、とても読みたい代物ではない・・・