Verilogのパラメータを用いた外部モジュール(FPGAなどによくある奴)のパラメータ設定をするための構文を導入した。
declar文において、パラメータを宣言する。
許されるパラメータは2つ
param_str
param_int
これらは、文字列パラメータと整数パラメータに対応する。
ここで、普通なら、declearで宣言した外部端子のビット幅等もパラメータで記述したいと考えるだろうが、それは、まだ未対応である。FPGAなどの外部モジュールを使うときには、SFLのビット幅は関係なくなるので、問題はないはず。
気持ち悪いので、長期的にはサポート予定だが、とりあえずは困らない。
いつか分からないが、パラメトリックなSFL合成をサポートする時に合わせて対応する予定
サブモジュールのインスタンス生成時にパラメータを引数で与える。
たとえば、次のように使う。
declare testparam {
param_int N,M;
param_str CA,B;
input a;
output f;
}
module main {
testparam a(N=5,CA="ABC" ) ;
testparam b,c ;
}
なお、今回のバージョンは充分なデバッグがなされていないので、テクノロジープレビュー版扱いである。
非商用ライセンスの制限を大幅に緩和し、余分なメッセージが出るほかは、最適化もビット幅も正規版と同じ扱いとした。
declar文において、パラメータを宣言する。
許されるパラメータは2つ
param_str
param_int
これらは、文字列パラメータと整数パラメータに対応する。
ここで、普通なら、declearで宣言した外部端子のビット幅等もパラメータで記述したいと考えるだろうが、それは、まだ未対応である。FPGAなどの外部モジュールを使うときには、SFLのビット幅は関係なくなるので、問題はないはず。
気持ち悪いので、長期的にはサポート予定だが、とりあえずは困らない。
いつか分からないが、パラメトリックなSFL合成をサポートする時に合わせて対応する予定
サブモジュールのインスタンス生成時にパラメータを引数で与える。
たとえば、次のように使う。
declare testparam {
param_int N,M;
param_str CA,B;
input a;
output f;
}
module main {
testparam a(N=5,CA="ABC" ) ;
testparam b,c ;
}
なお、今回のバージョンは充分なデバッグがなされていないので、テクノロジープレビュー版扱いである。
非商用ライセンスの制限を大幅に緩和し、余分なメッセージが出るほかは、最適化もビット幅も正規版と同じ扱いとした。