IntelはSiFiveを買収するのか？
Chipmaker SiFive Is Said to Draw Intel Takeover Interest - Bloomberg
幾つかのメディアがBloombergの報道を引用して報じているが、IntelがSiFiveに対し20億ドルでの買収を提案中なのだという。CPU ISAの覇権争い（RISC vs CISCやx86 vs Arm）が連想され「ライバル潰し」のように受け取られそうだが、個人的には単純に企業のM&A案件としては悪くないアイデアのように思う。
IntelはArmの最大級のライセンシーの1社であり（恐らくSSDやネットワークのコントローラーに用いられていると推測されている）同様にArmの大口ライセンシーのWestern DigitalやSeagateはRISC-Vへの移行によるライセンス費用の低減を模索しているし、Intelがファウンドリー構想"IDM 2.0"を真剣に考えているならばIntelファウンドリーに最適化されたIPの品数を揃えることは悪いアイデアではない。なにせIntelファウンドリーはユーザーがほぼ皆無でSynopsysやCadenceといったEDAベンダーもIntelファウンドリー用のIPの開発には消極的なのでIntelが代わりにある程度揃えることは理に適っている。
また、IntelのCPU以外の製品群とのシナジーも考えられ、旧AlteraのFPGA製品だとSiFiveのCPUコアを統合したFPGA製品やAltera FPGAで使えるソフトIP、NPU製品ではMobilEye製品のSoCへの統合（現行EyeQ5ではMIPSを採用）やMovidius製品のVisionプロセッサーへの統合（現行Myriad XではSPARCv5系のLEONを採用）なども考えられる。
| Product | CPU Core | Architecture | |
|---|---|---|---|
| Intel (Altera) | Agilex | Arm Cortex-A53 | Armv8-A |
| MobilEye | EyeQ5 | MIPS I6500-F | MIPS64 Release 6 |
| EyeQ6 | Intel Atom ? | Intel x86-64 ? | |
| Movidius | Myriad X | Cobham Gaisler LEON | SPARCv5 |
実際のところ、SiFiveはRISC-VアーキテクチャーCPU IPをリードしている会社として知られるが、ArmでいうCortex-R系・Cortex-M系に競合しており、サーバーやスマートフォン用CPUというよりはSSD/ネットワーク用コントローラーや車載半導体での採用が多いように思われるから、Intelから見てもライバルとは言い難く、かつてIntelが擁していたXScale/StrongARMに相当する役割を担うのではと思う。
疑問は買収費用で、報道では20億ドルとされているが企業価値5億ドルと見積もられているスタートアップに対する金額としては高過ぎるように思う。
AMDが3D V-Cacheを発表
COMPUTEXで発表した積層技術3D V-Cacheは性能向上と歩留まりを改善する新兵器 AMD CPUロードマップ - ASCII
AMDは今年後半に採用製品を投入するようだが、筆者が思うに本命はEpyc・Threadripperだろうと思う。その理由はAMD ZenファミリーCPUのL3キャッシュの扱いにある。V-Cacheの技術的な概要は他誌に任せるとして（参考：ASCII大原氏の記事）、本稿では違った角度から見ていきたい。
Zen2/Zen3のキャッシュ/メモリー周りの構造は意外に複雑である。
Intel Core/Xeonであればコアに不随してL1～L3キャッシュが搭載されており各コアやメモリーコントローラーはCPU等速のリングバスでほぼフラットに接続され、他のコアに付随するL3キャッシュへのアクセスでもメモリーアクセスでもレイテンシーはほぼフラットである（※AMD Zenファミリーに比べればレイテンシーのばらつきは無視できるレベルである）。例えばXeon Scalable "Cascade Lake"は最大28コアでL2キャッシュ24 MB・L3キャッシュ33 MBだが、この計57 MBのキャッシュは全28コアからほぼ等速にアクセスできるL2・L3キャッシュ容量である。
これに対しAMDはチップレット戦略を採っているためにフラットに接続されておらず、キャッシュやメモリーのレイテンシーはばらつきがある。CPUと同じCCXに付随するL2・L3キャッシュに対しては高速にアクセスできるが、他のCCXに付随するL2・L3キャッシュはメモリーとほぼ等速のInfinity Fabric経由でI/O Dieを経由してアクセスするためレイテンシーは非常に長い。そのため、Zen3世代Epyc "Milan"の場合では1 CPUで最大64コアで260 MBものL2/L3キャッシュをもっているが、高速にアクセスできるのはCCXに付随するL2キャッシュ512 KB×コア数・L3キャッシュ32 MBだけで残りの227.5 MB226 MBへのアクセスはメモリーへのアクセスとほぼ同等である。
実際、AnandTechの分析記事を見ると、Intel Xeonでは同一ソケットのどのコアに対してであっても44～48 nsecほどでアクセスできているにも関わらず、AMD Epycでは付随するL2/L3キャッシュへのアクセスは高速（約～30 nsec）だが、他のCCXへのアクセスは約90～120 nsecほども要している。DRAMへのアクセスはDDR4-3200で110～130 nsec程度だから他のCCXのL3キャッシュにアクセスするのとDRAMにアクセスするのとでレイテンシーはほとんど変わらない。
つまり、メーカーの謳い文句だけを見ればL2+L3キャッシュの総容量はIntel Xeon "Cascade Lake"では57 MBに対しAMD Epyc "Milan"では260 MBだが、CPUコアからのアクセス速度を加味し高速にアクセス可能なキャッシュという観点ではIntel Xeonでは57 MBに対しAMD Epycでは32.5 MBでしかない。3D V-Cacheはこの状況を逆転できる。
