サブバンドの話というのはMOSFETのチャネルでよく議論になる。
ゲートの垂直方向の電界により伝導体のバンドが大きく曲げられた場合には量子効果により反転電子のエネルギーは離散的なエネルギー分布（サブバンドといわれる、伝導体のエネルギーよりも大きい）の集合になるため電子の濃度はシリコン酸化膜界面より2nmほど中に入ったところにピークを持ち界面では電子の濃度は0になる。（古典モデルでは反転層が形成され . . . 本文を読む
CMOSの遅延時間に対する電源電圧および閾値電圧の依存性
CMOSの遅延時間に対する電源電圧および閾値電圧の依存性を考える。
閾値電圧を0.5Vとし、定まったデバイスに対して電源電圧を低下させると真性遅延時間は急速に増加する。これはVddの減少によるIon/Vdd：コンダクタンスの減少に起因している。
VonがVddに比例して下げられれば低電圧下でもほとんどの動作性能を維持することが可能で . . . 本文を読む
電源電圧が同じであればCMOSデバイスの遅延はデバイスの電流とスイッチングの容量で決定される。
ソース・ドレイン抵抗
特にソース側の抵抗はゲートのドライブ電圧を減らす役割をするので問題となる。
図はS/D領域における電流の流れを示したものである。S/D抵抗は
Rac G-S、G-Dのオーバーラップ部の蓄積層抵抗
Rsp 表面層からS/Dの深さまで電流が流れる部分の抵抗
Rsh 電流が均一に流 . . . 本文を読む
半導体はムーアの法則に代表されるように微細化に伴い世代交代をしていくのが宿命となっている。スケーリングに関してはすでに（MOSFETスケーリング）でまとめたがスケーリングされない因子についてまとめたい。
スケーリングされないものとして最も根幹にあるものは熱電位ｋT/q,シリコンのバンドギャップEgが変化しないということである。前者は閾値電圧がスケーリングされないこと、後者は空乏幅、内臓電位、短チ . . . 本文を読む
チャネル長にはさまざまな定義がある。
マスク長：Lmask
ゲート長：Lgate
電気的チャネル長：Lmet
実効チャネル長：Leff など
現代のCMOSデバイスではゲート形成後にイオン注入することによりS/D領域を作るのでLmetとLgateは密接な関係がある。
LeffはMOSFETのゲート電流駆動能力を測る物差しであり最も回路モデルを作る場合に重要になる量である。
チャネル抵抗Rchは . . . 本文を読む
主な設計パラメータとしてはゲート長L、電源電圧Vdd、酸化膜厚tox、ゲート空乏層幅Wdm、閾値Vtなどがある。
CMOSのデバイス設計では数々のパラメータがトレードオフの関係にある。Wdmを小さくすると短チャネル効果が抑えられるがBody効果が増加して回路性能が落ちる。toxを薄くすればゲート支配力が増加し電流が増えるが信頼性は低下する。
短チャネル抑制のためには
Lmin/（m×Wdm）≒2 . . . 本文を読む
洗浄は歩留まりに直結するため半導体製造に欠かせない技術の一つである。
半導体に影響を与える要素として
１．微粒子（パーティクル）
２．金属不純物
３．有機物
４．バクテリア
５．ウオーターマーク
などがある。
このうちウオーターマークは
Si上にてO2とH2Oが反応し
Si＋H2O＋O2→H2SiO3
の反応が起こりそれが乾燥後に残骸として残ることにより発生する。
上に上げたような懸念物質をを取 . . . 本文を読む
GIDLとはGate-Induced-Drain-Leakage currentの略。ドレインとゲートに逆方向のバイアスが印加された場合に特に問題になる現象である。
図の（a）のようにn-chトランジスタにおいてドレイン、ゲート共に＋の電圧が印加された場合S,G全体が大きなn+ダイオードであるかのように振舞う。ｐ領域が一様にDopeされていれば空乏層幅はn+と反転した領域で等しくなる。
図（b）の . . . 本文を読む
VLSIチップやシステムの規模になるとインバータやNAND、NORゲート等、小規模では無視できていた回路の遅延が無視できなくなる。
配線容量
図
配線の容量は平行平板成分、フリンジ電界成分、配線間成分の3つに分けられる。
W≫tの時のみ平行平板成分のみ（図の１点鎖線）で近似できる。 W/t_ins が減少するに従ってフリンジ成分はより重要になり1pF/cmの最低値に漸近する。
これは絶縁膜厚 . . . 本文を読む
シリサイドのシート抵抗は2-10Ω/□程度になる。この値は微細化に伴う凝集（agglomeration）、相転移等でこれ以上には小さく出来ないためデバイス自体の遅延が微細化により改善された場合ゲートのRC遅延が問題になる場合がある。
ゲートのRC遅延はリングオシレータやインバータチェーンなどを用いて測定される。長さL幅Wゲートのシート抵抗がρ（Ω/□）であるMOSFETを並べた回路を下のように考 . . . 本文を読む
シリコンは熱を加えることにより金属と安定した金属的、半導体化合物を形成する。このようにして生成された金属シリサイドはメタルゲート等を用いて酸化膜に金属を直付けすることによる金属不純物拡散による信頼性の低下、シリコンを用いたプロセスで難易度が低いわりには金属と同等の配線抵抗が得られ容量を減らせる事から半導体デバイスでよく用いられている。用いられる場所はトランジスタのゲート、ソース、ドレインおよびコン . . . 本文を読む
CMPとはChemicalMechanicalPolishing化学的機械研磨の略でIBMが開発した段差平坦化のための技術である。素子分離や層間絶縁等の絶縁膜のCMPとCuやWのような配線材料の平坦化両方に用いられる。
CMPは数nmのレベルで平坦化できる唯一の技術でありSOG、メルト＆リフロー等の平坦化限界は10μ～100μ程度である。
メモリなどでは高々2から3層の配線であるがLogicでは . . . 本文を読む
薄膜形成技術は物理的気相成長法 PVD（Physical Vapor Deposition）と化学的気相成長法 CVD（Chemaical Vapor Deposition）に大別される。
PVD
蒸着、電子ビーム、蒸着、スパッタなどが含まれる。真空蒸着は真空中にて原料が融点以上に加熱して残留ガスと衝突させずに基板へ堆積させる技術である。
現在主流として用いられているIonBeamSputtae . . . 本文を読む
はじめに
SOI（Silicon-On-Insulator）を用いたデバイスは学会レベルでは80年代から登場している。はじめは主に軍事や宇宙向けの高信頼性デバイス向けが主流だったようだ。
大きな転機になったのは1998年のIBMのPowerPCだった。
最近でもWiiに搭載されているIBMのプロセッサやIBM・ソニー・東芝のCellプロセッサなどはSOIを用いている。
他にSOIデバイスを生産して . . . 本文を読む
エッチングは堆積した膜をレジスト等をマスクにして彫って加工する工程である。大きく分けて溶液を用いた湿式（Wet）の化学的エッチングとプラズマを用いた乾式（Dry）エッチングに分類される。
Wet エッチング
Wetエッチングは等方的に進行するので微細化の進む半導体ではメジャーではなくなってきているが反応速度という面ではまだまだ分があり前面でエッチングをする際等に用いられている。
Wetエッチン . . . 本文を読む