CMOSの遅延時間に対する電源電圧および閾値電圧の依存性
CMOSの遅延時間に対する電源電圧および閾値電圧の依存性を考える。
閾値電圧を0.5Vとし、定まったデバイスに対して電源電圧を低下させると真性遅延時間は急速に増加する。これはVddの減少によるIon/Vdd：コンダクタンスの減少に起因している。
VonがVddに比例して下げられれば低電圧下でもほとんどの動作性能を維持することが可能で . . . 本文を読む
電源電圧が同じであればCMOSデバイスの遅延はデバイスの電流とスイッチングの容量で決定される。
ソース・ドレイン抵抗
特にソース側の抵抗はゲートのドライブ電圧を減らす役割をするので問題となる。
図はS/D領域における電流の流れを示したものである。S/D抵抗は
Rac G-S、G-Dのオーバーラップ部の蓄積層抵抗
Rsp 表面層からS/Dの深さまで電流が流れる部分の抵抗
Rsh 電流が均一に流 . . . 本文を読む
半導体はムーアの法則に代表されるように微細化に伴い世代交代をしていくのが宿命となっている。スケーリングに関してはすでに（MOSFETスケーリング）でまとめたがスケーリングされない因子についてまとめたい。
スケーリングされないものとして最も根幹にあるものは熱電位ｋT/q,シリコンのバンドギャップEgが変化しないということである。前者は閾値電圧がスケーリングされないこと、後者は空乏幅、内臓電位、短チ . . . 本文を読む
チャネル長にはさまざまな定義がある。
マスク長：Lmask
ゲート長：Lgate
電気的チャネル長：Lmet
実効チャネル長：Leff など
現代のCMOSデバイスではゲート形成後にイオン注入することによりS/D領域を作るのでLmetとLgateは密接な関係がある。
LeffはMOSFETのゲート電流駆動能力を測る物差しであり最も回路モデルを作る場合に重要になる量である。
チャネル抵抗Rchは . . . 本文を読む
主な設計パラメータとしてはゲート長L、電源電圧Vdd、酸化膜厚tox、ゲート空乏層幅Wdm、閾値Vtなどがある。
CMOSのデバイス設計では数々のパラメータがトレードオフの関係にある。Wdmを小さくすると短チャネル効果が抑えられるがBody効果が増加して回路性能が落ちる。toxを薄くすればゲート支配力が増加し電流が増えるが信頼性は低下する。
短チャネル抑制のためには
Lmin/（m×Wdm）≒2 . . . 本文を読む
洗浄は歩留まりに直結するため半導体製造に欠かせない技術の一つである。
半導体に影響を与える要素として
１．微粒子（パーティクル）
２．金属不純物
３．有機物
４．バクテリア
５．ウオーターマーク
などがある。
このうちウオーターマークは
Si上にてO2とH2Oが反応し
Si＋H2O＋O2→H2SiO3
の反応が起こりそれが乾燥後に残骸として残ることにより発生する。
上に上げたような懸念物質をを取 . . . 本文を読む
GIDLとはGate-Induced-Drain-Leakage currentの略。ドレインとゲートに逆方向のバイアスが印加された場合に特に問題になる現象である。
図の（a）のようにn-chトランジスタにおいてドレイン、ゲート共に＋の電圧が印加された場合S,G全体が大きなn+ダイオードであるかのように振舞う。ｐ領域が一様にDopeされていれば空乏層幅はn+と反転した領域で等しくなる。
図（b）の . . . 本文を読む