半導体を縮小（スケーリング）していくことは単位面積当たりにより多くの回路の集積を可能にするだけでなくより低い電圧、電流で駆動できるようになるために消費電力が抑えられる。しかしながらデバイスを縮小していくとチャネルの側面のソース、ドレイン、絶縁領域の影響が大きくなってくるために長チャネル時の近似からデバイスの特性がずれてくる。
ショートチャネル効果
理想的なMOSFETの特性では基板の表面電荷はゲ . . . 本文を読む
MOSFETは日本語で言うと電界効果型トランジスタであり、n型MOSFETを例にとって言うとp型基板に二つのn+領域(ソース、ドレイン）、酸化膜を挟んでポリシリコン、金属ゲートが存在する4端子のデバイスである。デバイスの中央部分は前述したMOS構造になっており、この部分に電圧をかけて反転層を形成し、ソース→ドレインにキャリア(電子、正孔）を流すことによってスイッチングをおこなうデバイスである。(電 . . . 本文を読む
不純物のドーピングは半導体の電気特性を変化させるためにおこなわれる。昔は高温の拡散でおこなわれており、ドーピング濃度は表面から一様に減少し、ドーパントの分布は温度と拡散時間によって決められていた。(下図）1970年代の後半からイオンでの不純物注入技術（Immpla技術）が発達し、接合の深さや不純物量を制御することが可能になった。ここで半導体製造で主として用いられているImpla技術を中心に話す。
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現在、地球上で用いられているトランジスタのほとんどは電界効果型のトランジスタである。これらはMOSFET（Metal－Oxide-Semiconductor Field Effect Transister)とよばれMOSダイオードと隣接したp-n接合からなっている。p-n-pやn-p-nの接合を用いるバイポーラトランジスタと比べて電圧でチャネルをオンさせるために低消費電力である、省スペース、スケー . . . 本文を読む
Low-k
デバイスが微細化してくると寄生抵抗（R)、容量（C)による時間遅れを最小にするために多層配線が必要になる。デバイスの配線サイズ小さくなると下図に示すようにゲートでの時間遅れによりもRC時定数による配線遅延が問題になってくる。 ゲート長が250nm以下の場合、長い配線による遅延は全体の50%に達する。RC時定数を減少させるためには配線抵抗Rを下げ配線間容量を減少させることが重要である。
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