配線のRC遅延

VLSIチップやシステムの規模になるとインバータやNAND、NORゲート等、小規模では無視できていた回路の遅延が無視できなくなる。

配線容量
図

配線の容量は平行平板成分、フリンジ電界成分、配線間成分の3つに分けられる。
W≫tの時のみ平行平板成分のみ（図の１点鎖線）で近似できる。　W/t_ins　が減少するに従ってフリンジ成分はより重要になり1pF/cmの最低値に漸近する。

これは絶縁膜厚さが配線幅と同程度になると層間絶縁膜を増やして容量を減らそうという試みが有効でなくなることを示している。



配線間容量は配線幅が配線スペースが暑さよりもすっと大きいときには平行平板成分、フリンジ成分に支配されているが配線ピッチが厚さよりも小さくなる時は配線間容量が支配的になる。配線スペースの寸法が絶縁膜の厚さに等しい時、総容量は極小値を持つ。
図


配線のスケーリング
配線のスケーリングでは配線長、幅、配線スペース、絶縁膜厚さがともにスケーリングされる必要性がある（1/kで縮小されるとする）。そうでないとフリンジ容量とクロストーク（配線間結合）増加してしまう。　このようなスケーリングだとデバイスと同様に容量が1/ｋになるが配線抵抗がk^2倍になり電流密度もk倍になるためEM,SM等の信頼性の問題が引き起こされる可能性がある
配線抵抗

配線の入り口で入った信号は出口で入力電圧の1-1/e≒63％にｔ＝RCW^2/2の遅延を持って立ち上がる。
遅延時間τwは
τ＝περ・L^2 /Wｔ　ε：絶縁膜誘電率、ρ：配線抵抗率、L：配線長、W：配線幅、ｔ下層配線との距離

となる。これから遅延時間はスケーリングされないことが分かる。
たとえば0.25μm×0.25μm、長さ100μmのAl配線のRC遅延は0.5psでありCMOSインバータの遅延≒20psと比較してまだまだ小さいが今後微細化されるデバイスによってはクリティカルな問題になる可能性がある。

長距離配線
今までは比較的短距離の配線の話だったがチップの大きさを横断するほどのグローバル配線の話になると問題が生じる。仮にチップサイズが変わらずとも配線がスケーリングされるとk^2で遅延が発生する。

このような長距離配線での解決法は
レイアウト等の設計でなるべく長距離の配線を減らすこと
上層配線に行くに従って配線幅を大きくしていくというものである（容量の観点から配線間厚さtも大きくする必要がある）。

これらのことをまとめると近距離配線に関してはデバイスの寸法と共にスケールダウンし長距離配線ではスケールアップさせるということである。

写真のように上層の配線では幅が大きくなっていることが分かる。