Asynchronous Array of Simple(AsAP) DSP, ISSCC 2006

[06/09/29]
"(13)Parallel Processing(3)", 安藤壽茂,【レポート】HOT CHIPS 18 - Tulsa、Niagara 2、Blackford…他, 2006/9/17
　http://journal.mycom.co.jp/articles/2006/09/17/hotchips/012.html
　"このセッションの最後はU.C. Davis校のBaas教授のグループの発表で、Bevan Baas教授がAsAPと
　 呼ぶ並列プロセサについて発表を行った。"

Asynchronous Array of Simple Processors (AsAP) project
　http://www.ece.ucdavis.edu/vcl/asap/
　Asynchronous Array of simple Processors (AsAP) Version 1 Development Board
　　http://www.ece.ucdavis.edu/vcl/asap/asap_v1/asap_ver1.shtml

Z-RAM, Niagara2, Tulsa at HOT CHIPS 18, Aug. 2006, 2006-08-19
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[06/02/21]
ISSCC 2006で発表されたので気になったもの：

"An Asynchronous Array of Simple Processors for DSP Applications",
　Zhiyi Yu et al., and Bevan Baas,
　VLSI Computation Laboratory, http://www.ece.ucdavis.edu/vcl/
　Department of Electrical and Computer Engineering, University of California, Davis,
　IEEE International Solid-State Circuits Conference, (ISSCC '06), 2006
　http://www.ece.ucdavis.edu/vcl/pubs/2006.02/
　"An array of simple programmable processors designed for DSP applications is implemented
　 in 0.18 µm CMOS and contains 36 asynchronously clocked independent processors.
　 The processors operate at 475 MHz; and each processor dissipates 32 mW while executing
　 applications, 84 mW while 100% active, and 144 mW worst-case at 1.8 V. Each processor
　 occupies 0.66 mm2."

Asynchronous Array of simple Processors (AsAP) のコンセプト
　Chip Multiprocessor
　Small memory & Simple processor
　Globally Asynchronous Locally Synchronous (GALS)
　Nearest Neighbor Communication
　　⇒ ハイパフォーマンス・高エネルギー効率・スケーラビリティの実現
　　Small memoryは DSPでのメモリ利用方法を参照

ISSCC 2006での発表されたプロセッサ (他の資料からの情報も追加してます)
　36個 (6×6) のプロセッサ
　　Programmable OSC内蔵 (各プロセッサが独自の周波数で稼働可能)
　　16bit 固定データ
　　16bit ALU, 16×16乗算器 ＋ 40bitアキュムレータ
　　9ステージパイプライン
　　命令メモリ(Imem)：16ワード (グローバルバスでのみ書き込み可能)
　　データメモリ(Dmem)：128ワード (書き込み：1ポート、読み出し：2ポート)
　　コンフィギュレーションメモリ(Cmem) (立ち上げ時にプロセッサパラメータ設定)
　　ダイナミックコンフィギュレーションメモリ(DCmem) (特殊用途のレジスタ)
　　データ入力用の 2 Dual-Clock FIFO(各 32ワード)
　　四近傍プロセッサ 1つへの出力 (可変：立ち上げ時に設定)
　プロセッサ間通信
　　Dual-Clock FIFO経由
　　　書き込み/読み出し別クロック
　　　四近傍プロセッサの 1つから入力 (可変：立ち上げ時に設定)
　コンフィギュレーション用グローバルバス
　180nm TSMC CMOS: 8.5Mトランジスタ：5.68mm×5.65mm (Core: 66%)
　475 MHz @ 1.8V
　実例：
　　JPEGエンコード: 9プロセッサ
　　　225K 8x8 pixel blocks/s : 224mW @ 300MHz

詳細については、VLSI Computation Laboratoryの学生の修士論文が参考になります。特に
"A Shared Memory Module for an Asynchronous Array of Simple Processors",
　Michael J. Meeuwsen, Masters Thesis, Technical Report ECE-CE-2005-2, 2005

AsAPアーキテクチャのデータ領域を拡張するための共有 FIFO型メモリの研究も進めています。


なんとなく、データフロープロセッサみたいな気がする・・・


"Asynchronous array of processors chip presented at ISSCC 2006", EE Times, 02/09/2006.
　http://www.eetimes.com/conf/isscc/showArticle.jhtml;jsessionid=2XMEAGKDQKDUOQSNDBCSKHSCJUMEKJVN?articleId=179102587&kc=3681


参考 (AsAPには触れられていませんが)：
"超並列アーキテクチャとディペンダビリティ - プロセッサ開発の今後", 2006/1/1
　http://pcweb.mycom.co.jp/articles/2006/01/01/dataflow/

AsAPでは触れられていませんが (AsSPは Cellや MIT RAWには少しふれています)：
TRIPS (The Tera-op, Reliable, Intelligently adaptive Processing System)
　http://www.cs.utexas.edu/~trips/



直接の関係ありません(目的が違います)が、Asynchronousと言えば Sutherland大先生が率いる
Sun Microsystems Laboratories Asynchronous Design Group
　http://research.sun.com/async/
ですが、今確認したら
　VLSI Research Group
と名称が変更されていました。