Jacta Alea Est ...

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たま~に面倒くさいハナシ。

2008-05-24 00:40:08 | Audio-etc
 ども、hyroです。



 今日はデジタルのタイミングクロックを少し解説。

 まず、もはやppm WARが時代遅れであることは周知の通りですが、位相雑音という概念も少し古いね。単位時間だけ切り取った周波数・パルス利得領域で都合のいい波形だけ観測しても仕方ないし。まぁ、古くても位相雑音は確かに大事です。それはPLLの入力閾値(スレッショルド)に関係しますし。


 というハナシが以前からdCSの内部で流行し、次なるステップに突入する予定だそうです。


 まず、dCSやその他の狂ったデジタルオーディオテクノロジー集団の定説となっているのが「ハイサンプリングクロックでの波形頭の鈍さ」であること。横軸に時間、縦軸にクロック信号電位(あるいは電圧利得)とするなら、44.1kHzの矩形の立ち上がりがON信号規定電位の64.3%まで立ち上がる時間(ライズタイム)と、88.2kHzでのそれとの関係はどうだろうかという面倒くさいことを真剣に議論しているらしいです。

 周知のように、一般的には高周波矩形クロック信号を忠実に生成することは難しい。これは今まで位相雑音(正確には中心周波数からの1/10値幅)領域で語られてきましたね。そして特にクロックケーブルにおける伝送帯域も注目されました。まぁ、ppm WARはこの際どーでもいいとしてw

 さて、そこでdCSが995で新たに求めた性能。それはライズタイム。そう、タイミングクロックにおけるタイムドメイン・パルスレスポンスです。多くのPLLによる検波システムでは、ON信号矩形パルスの立ち上がりから規定されたプラトー、そして急峻にドロップするOFF信号のどこに観点を置くかも重要なデザインテクニックですが、特にdCSはON信号の矩形パルスの時間的立ち上がり忠実度に注目しました。これはトランスデューサにおけるタイムインパルスレスポンスと同様に重要です。さらにタイミングクロック(広義にはワードクロック)においても、階調方向すなわちBit Depthが二値(1Bit)であること、ShortTermでのON/OFFのスイッチングタイミング精度が要求されること、ワードクロック同軸伝送に使われるTTLレベルの電位差精度、伝送インピーダンス(線材の固有インピーダンス)、出力機器の出力インピーダンス、などなど少しミクロな視点でアナログドメインのそれを大きく上回る重要性を持っています。

 当然、波形立ち上がりの鈍さ(ライズタイムあるいはライズディレイ)は当然振動数に比例して短くなければならないわけですが、そこが難しいところですねぇ。そもそもワードクロックは出力・伝送・入力というように複数のオブジェクトを通過し、最終的にはシステム全体として評価しなくてはなりません。44.1kHzで問題ないライズディレイでも、88.2kHzでは大事ですからねぇ。ましてやDXDでは350kHz越えですから…w

 リクロックという手を使わずに数学フィルタを実装してライズディレイを操作するアクティブ回路を実装することは可能なんですが、ディレイを短縮しようとすると立ち上がり直後で不要なリンギングが出たりするので、特性の優れた回路を実装するのは難しいでしょうね。ワタシとしてはクロッククリーナーなる胡散臭い製品の中身はこれだろうと推測しています。発生するポストリンギングを相殺しようとしてまた余計な処理系を追加することにもなりますし。まぁ、クロックのTTLレベルをバッファアンプで少しゲインを上げて、数学フィルタでライズディレイを矯正したあと、比較的ナローなバンドパスフィルタで不要なリンギングfsを選択的に遮断し、さらにDCカットフィルタするとか。いや、余計にリンギング出たりしてw

 まぁ、各社ともグロックジェネレータなるものに結構力を入れている昨今ですが、動作原理が闇の中みたいな製品が多くて困りますね。



 こういうライズタイムの問題から、生のDSD Syncが難しいんじゃなかろうか。



 というわけで、dCSは相変わらず精力的に開発を進めているようで何より。これじゃコンシューマがさっぱり追いつけんよ。


 Esoのエンジニアはこんな僻地blogを読んでないとは思いますがw、誰か知ってるシト教えれ(ぉ



 あぁそうそう。あってるかどうかシランよ。信じるなよワタシのこともw
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